MOSFET은 금속-산화막-반도체 전계 효과 트랜지스터(FET)입니다. 또는 금속-절연체-반도체라고도 합니다. 바이폴라 트랜지스터는 입력단에서 작은 전류 변화를 증폭하여 출력단에서 큰 전류 변화를 출력합니다. 바이폴라 트랜지스터의 이득은 입력 전류에 대한 출력 전류의 비율(베타)로 정의됩니다. 전계 효과 트랜지스터(FET)라고 하는 또 다른 유형의 트랜지스터는 입력 전압의 변화를 출력 전류의 변화로 변환합니다. FET의 이득은 트랜스컨덕턴스(transconductance)와 같으며, 출력 전류의 변화량을 입력 전압의 변화량으로 정의합니다. FET라는 이름은 절연층에 전기장을 투사하여 트랜지스터를 통과하는 전류에 영향을 미치는 입력(게이트라고 함)에서 유래되었습니다. 실제로 이 절연체에는 전류가 흐르지 않으므로 FET의 게이트 전류는 매우 작습니다. 가장 일반적인 FET는 GATE 아래의 절연체로 얇은 이산화규소 층을 사용합니다. 이러한 트랜지스터를 금속 산화막 반도체(MOS) 트랜지스터 또는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)라고 합니다. MOSFET은 더 작고 전력 효율이 높기 때문에 여러 응용 분야에서 바이폴라 트랜지스터를 대체해 왔습니다.

MOS 란 무엇입니까? 효과는 무엇입니까?

MOSFET에 대한 정보는 바이두 백과사전에 직접 접속하여 확인할 수 있습니다.

MOSFET은 금속-산화막-반도체 전계 효과 트랜지스터 또는 금속-절연체-반도체입니다. MOSFET의 소스와 드레인은 반전될 수 있으며, 모두 P형 백게이트에 형성된 N형 영역입니다. 대부분의 경우, 이 두 영역은 동일하며, 양 끝이 반전되어도 소자 성능에는 영향을 미치지 않습니다. 이러한 소자는 대칭형으로 간주됩니다.

바이폴라 트랜지스터는 입력단에서 전류의 작은 변화를 증폭시켜 출력단에서 큰 전류 변화를 출력합니다. 바이폴라 트랜지스터의 이득은 입력 전류(베타)에 대한 출력의 비율로 정의됩니다. 전계 효과 트랜지스터(FET)라고 불리는 또 다른 유형의 트랜지스터는 입력 전압의 변화를 출력 전류의 변화로 변환합니다. FET의 이득은 입력 전압 변화에 대한 출력 전류 변화의 비율로 정의되는 트랜스컨덕턴스와 동일합니다.

FET라는 이름은 절연층에 전기장을 투사하여 트랜지스터를 통과하는 전류에 영향을 미치는 입력(게이트라고 함)에서 유래되었습니다. 실제로 이 절연체에는 전류가 흐르지 않으므로 FET의 게이트 전류는 매우 작습니다. 가장 일반적인 FET는 GATE 아래의 절연체로 이산화규소의 얇은 층을 사용합니다. 이러한 트랜지스터를 금속 산화막 반도체(MOS) 트랜지스터 또는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)라고 합니다. MOSFET은 더 작고 전력 효율이 높기 때문에 많은 응용 분야에서 바이폴라 트랜지스터를 대체해 왔습니다.

MOSFET을 더 잘 이해하기 위해 먼저 더 간단한 소자인 MOS 커패시터를 살펴보겠습니다. 이 소자는 금속 전극과 외래 실리콘 전극, 두 전극이 얇은 이산화규소 층으로 분리되어 있습니다. 금속 전극은 게이트(GATE)이고 반도체 전극은 백게이트(Backgate) 또는 바디(Body)입니다. 두 전극 사이의 절연 산화막을 게이트 유전체라고 합니다. 그림에서 보이는 소자는 저농도로 도핑된 P형 실리콘으로 만들어진 백게이트를 가지고 있습니다. 이 MOS 커패시터의 전기적 특성은 백게이트를 접지에 연결하고 게이트를 서로 다른 전압에 연결함으로써 설명할 수 있습니다. MOS 커패시터의 게이트 전위는 0V입니다. 금속 게이트와 반도체 백게이트 사이의 일함수(WORK FUNCTION) 차이는 유전체에 작은 전기장을 생성합니다. 이 전기장은 소자에서 금속 전극을 약간 양(+)으로, P형 실리콘 전극을 음(-)으로 만듭니다. 이 전기장은 실리콘 바닥층에서 표면으로 전자를 끌어당기고, 동시에 표면에서 정공을 밀어냅니다. 이 전기장은 너무 약해서 캐리어 농도의 변화가 매우 작고, 소자의 전체적 특성에 미치는 영향도 매우 작습니다.

MOS 커패시터의 GATE가 BACKGATE에 대해 순방향 바이어스되면 어떤 일이 발생합니까? GATE DIELECTRIC 전체의 전기장이 강화되고 더 많은 전자가 기판에서 끌어 올려집니다. 동시에 구멍이 표면에서 튕겨 나옵니다. GATE 전압이 증가하면 표면에 정공보다 전자가 더 많아집니다. 과도한 전자로 인해 실리콘 표면은 N형 실리콘처럼 보입니다. 도핑 극성이 바뀌는 것을 반전(inversion)이라 하고, 반전된 실리콘층을 채널(channel)이라고 합니다. GATE 전압이 계속해서 상승하면 표면에 점점 더 많은 전자가 축적되고 채널은 강한 반전이 됩니다. 채널이 형성되는 전압을 문턱전압(Vt)이라고 하며, GATE와 BACKGATE의 전압차가 문턱전압보다 작으면 채널이 형성되지 않는다. 전압 차이가 임계 전압을 초과하면 채널이 나타납니다.

MOS 커패시터: (A) 비바이어스(VBG=0V), (B) 반전(VBG=3V), (C) 누적(VBG=-3V).

중간은 MOS 커패시터의 GATE가 백게이트에 대해 음전압인 경우이다. 전기장은 역전되어 표면에 정공을 끌어당기고 전자를 밀어냅니다. 실리콘 표면은 더 강하게 도핑된 것으로 보이며, 장치는 축적된 상태로 간주됩니다.

MOS 커패시터의 특성은 MOS 트랜지스터를 형성하는 데 사용될 수 있습니다. 게이트, 유전체, 백게이트는 그대로 유지됩니다. GATE의 양쪽에는 선택적으로 도핑된 두 개의 추가 영역이 있습니다. 그 중 하나를 소스라고 하고 다른 하나를 드레인이라고 합니다. 소스와 백게이트가 모두 접지되어 있고 드레인이 양의 전압에 연결되어 있다고 가정합니다. GATE와 BACKGATE 사이의 전압이 여전히 임계 전압보다 낮으면 채널이 형성되지 않습니다. 드레인과 백게이트 사이의 PN 접합은 역바이어스되어 있으므로 소량의 전류만이 드레인에서 백게이트로 흐릅니다. GATE 전압이 임계 전압을 초과하면 GATE 유전체 아래에 채널이 나타납니다. 이 채널은 드레인과 소스를 단락시키는 N형 실리콘의 얇은 층과 같습니다. 전자로 구성된 전류는 소스에서 채널을 통해 드레인으로 흐릅니다. 일반적으로 게이트-소스 전압 V가 문턱 전압 Vt를 초과할 때만 드레인 전류가 발생합니다.

대칭형 MOSFET에서 소스와 드레인의 명칭은 다소 임의적입니다. 정의에 따르면, 캐리어는 소스에서 드레인으로 흐릅니다. 따라서 소스와 드레인의 동일성은 소자의 바이어스에 의해 결정됩니다. 때로는 트랜지스터의 바이어스 전압이 고정되지 않아 두 리드의 역할이 서로 바뀌기도 합니다. 이 경우, 회로 설계자는 하나는 드레인이고 다른 하나는 소스임을 명시해야 합니다.

소스와 드레인은 서로 다른 도핑과 기하학적 형태를 가진 비대칭 MOSFET입니다. 비대칭 트랜지스터를 만드는 데에는 여러 가지 이유가 있지만, 최종 결과는 모두 같습니다. 리드 단자 하나는 드레인으로, 다른 하나는 소스로 최적화되어 있습니다. 드레인과 소스를 바꾸면 장치가 제대로 작동하지 않습니다.

트랜지스터는 N형 채널을 가지므로 N채널 MOSFET 또는 NMOS라고 합니다. P채널 MOS(PMOS) 튜브도 있는데, 이는 저농도 도핑된 N형 백게이트와 P형 소스 및 드레인으로 구성된 P-MOSFET입니다. 이 트랜지스터의 게이트가 백게이트에 대해 순방향 바이어스되면 전자는 표면으로 끌리고 정공은 표면에서 밀려납니다. 실리콘 표면에는 축적되어 채널이 형성되지 않습니다. 게이트가 백게이트에 대해 역방향 바이어스되면 정공은 표면으로 끌리고 채널이 형성됩니다. 따라서 PMOS 트랜지스터의 문턱 전압은 음수입니다. NMOS의 문턱 전압은 양수이고 PMOS의 문턱 전압은 음수이므로 엔지니어는 일반적으로 문턱 전압 앞의 부호를 제거합니다. 엔지니어가 "PMOS Vt가 0.6V에서 0.7V로 상승합니다"라고 말할 수 있지만, 실제로는 PMOS Vt가 -0.6V에서 -0.7V로 떨어집니다.