روایتی طور پر، IC چپ اور باہر کے درمیان برقی کنکشن دھاتی تاروں کا استعمال کرتے ہوئے چپ پر I/O کو پیکج کیریئر سے بانڈنگ کے ذریعے اور پیکج پن کے ذریعے جوڑنے کے ذریعے حاصل کیا جاتا ہے۔ جیسے جیسے IC چپس کا فیچر سائز سکڑتا ہے اور انضمام کا پیمانہ پھیلتا ہے، I/Os کا وقفہ کم ہوتا رہتا ہے اور تعداد میں اضافہ ہوتا رہتا ہے۔ جب I/O وقفہ سکڑ کر 70 um سے کم ہو جاتا ہے، تو وائر بانڈنگ ٹیکنالوجی مزید قابل اطلاق نہیں رہتی ہے، اور نئے تکنیکی طریقوں کی تلاش کی جانی چاہیے۔ ویفر لیول پیکیجنگ ٹیکنالوجی پتلی فلم کی دوبارہ تقسیم کے عمل کا استعمال کرتی ہے تاکہ I/O کو صرف تنگ IC چپ کے پردیی علاقے تک محدود رکھنے کے بجائے IC چپ کی پوری سطح پر تقسیم کیا جا سکے، اس طرح ہائی ڈینسٹی، فائن پچ I/O چپس کے برقی کنکشن کے مسئلے کو حل کیا جا سکے۔

Among the many new packaging technologies, wafer-level packaging technology is the most innovative and attracts the most attention from the world. It is a symbol of revolutionary breakthroughs in packaging technology. Wafer-level packaging technology uses wafers as the processing object. Numerous chips are packaged, aged, tested, and finally cut into individual devices on the wafer. It reduces the package size to the size of an IC chip and significantly reduces production costs. The advantages of wafer-level packaging technology have caused it to receive great attention as soon as it appeared and quickly gained huge development and wide application. In portable products such as mobile phones, wafer-level packaged EPROM, IPD (integrated passive devices), analog chips and other devices have been widely used. The number of device categories using wafer-level packaging is increasing, and wafer-level packaging technology is a rapidly developing new technology.

ویفر لیول پیکیجنگ کے قابل اطلاق کو بہتر بنانے اور اس کے اطلاق کے دائرہ کار کو بڑھانے کے لیے، لوگ صنعت کاری کے عمل کے دوران پیدا ہونے والے مسائل کو حل کرتے ہوئے مختلف نئی ٹیکنالوجیز پر تحقیق اور ترقی کر رہے ہیں، اور ویفر سطح کی پیکیجنگ ٹیکنالوجی کی موجودہ حیثیت، اطلاق اور ترقی پر تحقیق کر رہے ہیں۔

ویفر لیول پیکیجنگ

WLP کا ابتدائی انکرن موبائل فونز کے لیے کم رفتار I/O (low-I/O) اور کم رفتار ٹرانزسٹر اجزاء جیسے کہ غیر فعال آن چپ سینسرز اور پاور ٹرانسمیشن ICs کی تیاری سے ہوا تھا۔ فی الحال، WLP ترقی کے مرحلے میں ہے۔ بلوٹوتھ، GPS (گلوبل پوزیشننگ سسٹم) کے اجزاء، اور ساؤنڈ کارڈز جیسی ایپلی کیشنز کی وجہ سے، مانگ بتدریج بڑھ رہی ہے۔ جب یہ 3G موبائل فون کی تیاری کے مرحلے تک پہنچ جاتا ہے، تو یہ توقع کی جاتی ہے کہ مختلف قسم کے نئے موبائل فون مواد کی ایپلی کیشنز WLP کے لیے ایک اور گروتھ ڈرائیور بن جائیں گی، بشمول TV ٹیونرز، FM ٹرانسمیٹر اور اسٹیک میموریز۔ جیسا کہ اسٹوریج ڈیوائس مینوفیکچررز WLP کو بتدریج لاگو کرنا شروع کر دیتے ہیں، یہ پوری صنعت میں مثالی تبدیلیوں کا باعث بنے گا۔

اس وقت، ویفر لیول پیکیجنگ ٹیکنالوجی کو بڑے پیمانے پر فلیش میموری، EEPROM، تیز رفتار DRAM، SRAM، LCD ڈرائیورز، ریڈیو فریکوئنسی ڈیوائسز، لاجک ڈیوائسز، پاور/بیٹری مینجمنٹ ڈیوائسز اور اینالاگ ڈیوائسز (وولٹیج ریگولیٹرز، ٹمپریچر سینسرز، کنٹرولرز، آپریشنل ایمپلی فائیرز) جیسے شعبوں میں استعمال کیا گیا ہے۔ ویفر لیول پیکیجنگ بنیادی طور پر دو بنیادی ٹیکنالوجیز استعمال کرتی ہے: فلم کی دوبارہ تقسیم کی ٹیکنالوجی اور ٹکرانا۔ پہلے کا استعمال چپ کے دائرے کے ساتھ تقسیم شدہ ٹانکا لگانے والے علاقوں کو چپ کی سطح پر پلانر سرنی میں تقسیم ہونے والے ٹکرانے والے علاقوں میں تبدیل کرنے کے لئے کیا جاتا ہے۔ مؤخر الذکر ٹانکا لگانا بال سرنی بنانے کے لئے ٹکرانا پیڈ علاقے پر bumps بنانے کے لئے استعمال کیا جاتا ہے.

پتلی فلم کی دوبارہ تقسیم WL-CSP

Membrane redistribution WL-CSP is the most commonly used process today. Because of its low cost, it is very suitable for the requirements of high-volume, portable product board-level application reliability standards. Like other WLPs, the wafers of thin-film redistribution WL-CSP are still manufactured using conventional wafer processes. Before the wafers are sent to the WLP supplier, the wafers are tested to classify the circuits and draw wafer diagrams of qualified circuits. Before redistributing wafers, the layout of the device must be evaluated to confirm whether the wafer is suitable for solder ball redistribution.

دوبارہ تقسیم کرنے کا ایک عام عمل، حتمی سولڈر بمپس ایک ایریا اری لے آؤٹ میں ہوتے ہیں۔ اس عمل میں، BCB کو دوبارہ تقسیم کرنے والے ڈائی الیکٹرک پرت کے طور پر استعمال کیا جاتا ہے، Cu کو دوبارہ تقسیم کنکشن میٹل کے طور پر استعمال کیا جاتا ہے، اسپٹرنگ کا استعمال بمپ باٹم میٹل لیئر (UBM) کو جمع کرنے کے لیے کیا جاتا ہے، اور اسکرین پرنٹنگ کا استعمال سولڈر پیسٹ اور ری فلو کو جمع کرنے کے لیے کیا جاتا ہے۔ انٹرمیٹالک کیمیائی رد عمل کو کم کرنے اور باہمی ربط کی وشوسنییتا کو بہتر بنانے کے لیے نیچے کی دھات کی تہہ کا عمل بہت اہم ہے۔ 

دوبارہ تقسیم کا عمل آلہ کی سطح پر I/O پیڈ کو دوبارہ ترتیب دینا ہے۔ شکل 3 بانڈڈ فلیش میموری پر دوبارہ تقسیم کی صورتحال کو ظاہر کرتا ہے۔ جیسا کہ اعداد و شمار سے دیکھا جا سکتا ہے، فلیش میموری چپ کے چاروں اطراف کے اصل پیڈ بمپس کی ایک صف میں تبدیل ہو جاتے ہیں۔ اس مثال میں، آلہ کی سطح پر دو ڈائی الیکٹرک تہوں کا استعمال کیا جاتا ہے، جس میں I/O تقسیم کو تبدیل کرنے کے لیے ری ڈسٹری بیوشن میٹالائزیشن پرت کے درمیان سینڈویچ کیا جاتا ہے۔ اس عمل کے بعد، سولڈر بال بمپس الیکٹروپلیٹ ہوتے ہیں، اور چپ WLP پروڈکٹ بن جاتی ہے۔

وائر بانڈ پیڈ ڈیزائن کو سولڈر بال اری پیڈز میں دوبارہ تقسیم کرنے کا نقصان یہ ہے کہ نتیجے میں آنے والا WLP پروڈکٹ ڈیوائس کے ڈیزائن، تعمیر، یا مینوفیکچرنگ لاگت کے لحاظ سے بہترین ہونے کا امکان نہیں ہے۔ تاہم، ایک بار جب یہ تکنیکی طور پر قابل عمل ثابت ہو جائے تو، سرکٹ کو دوبارہ ڈیزائن کیا جا سکتا ہے تاکہ بیرونی دوبارہ تقسیم کو ختم کیا جا سکے۔ یہ صورت حال ایک اجماع بن چکی ہے۔ اس مقصد کے لیے، بائفاسک تعین کا طریقہ کار خاص طور پر بیان کیا گیا ہے۔ اگلی نسل کی تبدیلیاں چپ کی آخری دھاتی پرت کے اندر دوبارہ تقسیم کی تہوں کا انضمام، یا کارکردگی کو بہتر بنانے کے لیے مختصر ترین سگنل لائنوں کا نیا ڈیزائن ہو سکتا ہے۔

ساکو مائیکرو SLKOR پروڈکٹ لکیری وولٹیج ریگولیٹر چپ SL78L05

Redesign may require the addition of new software tools. The redesigned signal, power, and ground lines are very inexpensive to construct since they eliminate additional redistribution steps and associated processes. Polymers are used for silicon wafer planarization, providing necessary chip protection, and as standard surface coatings. For thin-film redistribution WLP, the single-layer polymer WLP approach is a more cost-effective design.

ویفر لیول مائکروبمپس کی تعمیر

Since its inception 50 years ago, wire bonding has been considered a versatile and reliable interconnect technology. However, with the rapid development of mobile communications, Internet e-commerce wireless access systems, Bluetooth systems and Umbrella Positioning System (GPS) technology, mobile phones have become the strongest and fastest growth driver of high-density memories. They are replacing PCs as the technology driver of high-density memories. The demand for lower cost, smaller form factor, higher speed device performance, longer battery life, better heat dissipation, "green" processes and higher device reliability has led designers to turn their attention to flip-chip bump interconnect technology to replace traditional wire bonding technology.

The key technical driving force for the development of lead-tin bump technology comes from the continued shrinking of device size. Under the 130nm technology standard, about 30% of logic chips require bump technology. However, under the 90 nm technology standard, this figure jumped to 60%. When the mass production of 65 nm devices was developed, the demand for gold bump technology climbed to more than 80%.

WLP is based on BGA technology and is an improved and enhanced CSP. Some people also call WLP wafer-level chip size packaging (WLP-CSP). It not only fully reflects the technical advantages of BGA and CSP, but also marks a revolutionary breakthrough in packaging technology. Wafer-level packaging technology adopts mass production process manufacturing technology, which can reduce the packaging size to the size of IC chips, significantly reduce production costs, and integrate packaging and chip manufacturing, which will completely change the separation of chip manufacturing and chip packaging industries. Precisely because wafer-level packaging technology is of such important significance, it has received great attention since its emergence and has rapidly gained tremendous development and wide application.

Under-bump metallization (UBM)

فلپ چپ انٹر کنکشن میں، UBM پرت دھاتی پیڈز اور IC پر گولڈ یا سولڈر بمپس کے درمیان ایک اہم انٹرفیس پرت ہے۔ یہ تہہ فلپ چپ پیکیجنگ ٹیکنالوجی کے اہم عناصر میں سے ایک ہے اور چپ کے سرکٹری اور سولڈر بمپ دونوں پہلوؤں کے لیے اعلیٰ قابل اعتماد برقی اور مکینیکل کنکشن فراہم کرتی ہے۔ bumps اور I/O پیڈز کے درمیان UBM پرت کو دھاتی پیڈز اور ویفر پاسیویشن لیئرز کے ساتھ کافی اچھی طرح سے چپکنے کی ضرورت ہے۔ بعد کے عمل کے مراحل کے دوران دھاتی پیڈ کی حفاظت کریں؛ دھاتی پیڈ اور ٹکرانے کے درمیان کم رابطے کی مزاحمت کو برقرار رکھیں؛ دھاتی پیڈ اور bumps کے درمیان ایک مؤثر بازی رکاوٹ کے طور پر کام کرتا ہے؛ اور ٹانکا لگانے والے ٹکرانے یا سونے کے ٹکرانے کے لیے بیج کی تہہ کے طور پر کام کریں۔

The UBM layer is usually achieved by depositing multiple layers of metal on the entire wafer surface. Techniques used to deposit UBM layers include evaporation, electroless plating and sputter deposition. In advanced packaging, wafer bumping is critical both from a cost and technology perspective. In wafer bump production, metal deposition accounts for more than 50% of the total cost. The most common metal deposition steps in wafer bump production are the deposition of under-bump metallization (UBM) and the deposition of the bumps themselves, which are generally achieved through an electroplating process.

Electroplating technology can achieve very narrow bump pitches and maintain high yields. Moreover, this technology has a wide range of applications and can produce bumps of different sizes, pitches and geometric shapes. Electroplating technology has been increasingly used in wafer bump production and has become the most practical solution.

First, the UBM layer is completed on the wafer. Thick glue is then deposited and exposed to light, forming a template for electroplating solder. After plating, the photoresist is removed and the exposed UBM layer is etched away. The last process is reflow to form solder balls. The detailed process steps for electroplating to produce microbumps are:

▲ویفر پر بیج کی ترسیلی تہہ کی دھاتی تہہ کو بخارات بنا کر پھینک دیں؛
▲ ویفر پر فوٹو ریزسٹ کی ایک تہہ کو اسپن کوٹ کریں۔
▲ فوٹوولیتھوگرافی الیکٹروڈ ونڈو سرنی پیٹرن؛
▲فوٹوریزسٹ میں چھوٹے سوراخوں کے ذریعے دھات کی مائیکرو ایمبیڈڈ باڈی کو چڑھانا؛
▲ photoresist کو ہٹا دیں؛
▲بیج کرسٹل کی بے نقاب کنڈکٹیو پرت کو کھینچیں۔
▲Coat a thick layer of photoresist on the metal inlay;
▲ AU bumps کو کندہ کریں؛
▲ دھات کی جڑ کے پھیلے ہوئے حصے کو ظاہر کرنے کے لیے موٹے گوند کے کچھ حصے کو ہٹا دیں۔
▲Electroplating Au bumps;
▲Deposit a very thin layer of Au or Cu on top of the inlay.

Coplanarity سے مراد ویفر کے اندر موجود تمام ٹکڑوں کی بلندیوں کی مستقل مزاجی ہے، جس کے فلپ چپ بانڈنگ کے عمل میں سخت تقاضے ہوتے ہیں۔ فلپ چپ بانڈنگ میں، ٹکرانے کی اونچائی کی مختلف حالتیں طاقت کی غیر مساوی تقسیم، چپ کے ٹکڑے ہونے اور برقی کھلنے کا باعث بن سکتی ہیں۔ ٹکرانے کی ہمہ گیریت کے لیے ایک عام ضرورت یہ ہے کہ پوری چپ پر ٹکرانے کی اونچائی کا فرق 5 μm سے زیادہ نہیں ہو سکتا۔

موٹی فلم لتھوگرافی

Wafer-level process technologies such as fine-pitch wafer bumping, lead pad redistribution and integrated passive components provide convenient solutions for many applications. Currently, many IC and MEMS devices have applied these technologies. Using these technologies, devices can be packaged and tested at the wafer level, followed by subsequent dicing processes. Usually advanced packaging technology involves thick film processes of 5 to 100 μm, such as thick glue spin coating, uniform exposure of thick glue with large undulations on the surface, and obtaining very steep thick glue sidewalls. The equal-magnification full-field exposure system is an equipment solution that can meet this demand. Its high output and low self-alignment cost make it the most competitive system for projection steppers in the field of thick film lithography.

ویفر لیول پیکیجنگ کے عمل میں میٹالائزیشن، فوٹو لیتھوگرافی، ڈائی الیکٹرک ڈپوزیشن اور موٹی فلم فوٹوریزسٹ اسپن کوٹنگ، ٹانکا لگانا اور ری فلو سولڈرنگ شامل ہیں۔ پیٹرننگ کے عمل میں عام طور پر انڈر-بمپ میٹالائزیشن (UBM) پرت بنانے کے لیے دھات کی کئی تہوں کا استعمال شامل ہوتا ہے جو ٹکرانے کی بنیاد کے طور پر کام کرتی ہے۔ ٹکرانے اور ویفر کے درمیان کنکشن کی چالکتا بہت اچھی ہونی چاہیے، اور گزرنے والی تہہ اور ٹکرانے کے نیچے دھات کی تہہ اچھی چپکنے والی ہونی چاہیے۔ فوٹو ریزسٹ پیٹرننگ کے معیاری عمل کے بہاؤ میں صفائی، گلو کوٹنگ، پری بیکنگ، نمائش، بیکنگ کے بعد، ترقی اور فلم کی سختی شامل ہے۔ ہر عمل کے قدم کو پیرامیٹرز کے ایک سیٹ کی وضاحت کرنے کی ضرورت ہے، جو بعد کے عمل کو متاثر کرے گا۔ فوٹو ریزسٹ کو پیٹرن کرنے کے بعد، الیکٹروپلاٹنگ یا بخارات کے ذریعے سوراخ سولڈر یا سونے سے بھر جاتے ہیں۔ اگلا مرحلہ فوٹو ریزسٹ کو ہٹانا اور کالم کے ٹکڑوں کو کروی ٹکرانے میں تبدیل کرنے کے لیے ایک تندور میں ری فلو کا عمل انجام دینا ہے۔

ساکو مائیکرو SLKOR products PNP transistors

فوٹو ریزسٹ کی ایک موٹی کوٹنگ دھات کے سولڈر جوڑوں کے مائیکرو مولڈ بنانے کے لیے ایک ماسک کے طور پر چپ پر رہے گی۔ ری ڈسٹری بیوشن کوٹنگ کو ایک ٹکرانے کے پیٹرن میں یا مختلف الیکٹریکل، کیمیکل، مکینیکل اور تھرمل خصوصیات کے ساتھ 5 سے 100 μm موٹی پولی سیلیکون فلموں سے بنی پریمیٹر پیڈز اور ایریا ڈسٹری بیوٹڈ پیڈ اریوں کے درمیان کنکشن کے طور پر دوبارہ تیار کیا جا سکتا ہے۔ دوبارہ تقسیم کرنے والے علاقے کے نشانات کو الگ کرنے کے لیے اعلی طاقت، اعلی تھرمل استحکام، اور کم موصلیت کے گتانک والے مواد کی ضرورت ہوتی ہے۔ یہ مواد کامیابی سے تیار کیے گئے ہیں۔ ایک قسم کے مواد کو پولیمائیڈ کہا جاتا ہے (جیسے ڈوپونٹ کی طرف سے تیار کردہ PI سیریز)، اور دوسرا موصل مواد سائکلوٹین (BCB) ہے جو ریاستہائے متحدہ میں ڈاؤ کیمیکلز سے ہے۔ PI اور BCB بڑے پیمانے پر فلپ چپ ٹکرانے کی پیکیجنگ اور دیگر پیکیجنگ کے عمل میں استعمال ہوتے ہیں۔

موٹی فلم فوٹو ریزسٹ پیڈز، بمپس، اور انڈر بال میٹل لیئر سٹرکچرز کا استعمال کرتے ہوئے مائیکرو فیچرڈ مولڈ WLP میں مختلف ضروریات کو پورا کر سکتے ہیں۔ اگرچہ عام طور پر استعمال ہونے والے میٹالائزیشن کے مواد میں ٹن لیڈ، سونا اور تانبا ہوتا ہے، لیکن کئی دیگر مواد بھی استعمال کیے جا سکتے ہیں۔ معیاری ایپلی کیشنز میں استعمال ہونے والے مواد کو ہائی ریزولوشن گرافک ٹرانسفر اور آسانی سے چھلکے کی خصوصیات کی ضرورت ہوتی ہے۔ بہت سے عملی ایپلی کیشنز میں 100μm سے زیادہ فوٹو ریزسٹ موٹائی کی ضرورت ہوتی ہے۔ اس طرح کی موٹائی حاصل کرنے کے لیے، مینوفیکچررز مناسب کوٹنگ مواد تیار کرتے ہیں۔

ان ضروریات کو پورا کرنے کے لیے، مینوفیکچررز نے متعلقہ مواد اور عمل کا سامان تیار کیا ہے۔ بہت سے مواد معیاری سیمی کنڈکٹر عمل کے آلات پر "پتلی" فوٹو ریزسٹ کوٹنگز (یعنی 2-10 μm) حاصل کر سکتے ہیں۔ AZP4330 (Anzhi Electronic Materials Group) اور Shipley's 955 (Rohm & Haas Company/Shipley Company) photoresists کا استعمال فوٹو ریزسٹ فلم کی موٹائی 5 سے 100 μm تک حاصل کرنے کے لیے کیا جاتا ہے۔ 25 μm کی فلم موٹائی کے ساتھ فوٹو ریزسٹ کوٹنگ ملٹی لیئر کوٹنگ کے عمل کا استعمال کرتے ہوئے حاصل کی جاسکتی ہے، لیکن اس سے پیداواری وقت اور لاگت میں اضافہ ہوگا۔ AZ P4620 اور SPR 220 ایک ہی پرت میں 25 μm کی موٹائی حاصل کر سکتے ہیں۔ موٹی ملعمع کاری کے لیے، مواد اور موٹائی کا انتخاب چھوٹا ہو جاتا ہے. مطلوبہ فوٹو ریزسٹ کوٹنگ حاصل کرنے کے لیے سنگل لیئر ڈیپوزیشن کا استعمال کرتے وقت لاگت کے بہت سے فوائد ہوتے ہیں۔ لہذا، 50 μm اور اس سے اوپر کی واحد پرت کی موٹائی کے ساتھ فوٹو ریسسٹ مواد تیار کرنا بہت ضروری ہے۔ JSR THB-611P اور Anzhi Electronic Material Group's AZPLP100XT جیسے مواد 60 μm اور اس سے اوپر کی موٹائی کے ساتھ photoresist کوٹنگ کی ایک تہہ حاصل کر سکتے ہیں۔ حالیہ تحقیقی کام بنیادی طور پر AZ9260 کا استعمال کرتا ہے تاکہ 65 μm موٹی فوٹو ریزسٹ کوٹنگ کی ایک تہہ کو محسوس کیا جا سکے اور AZ50XT کا استعمال 100 μm موٹی فوٹو ریزسٹ کی ایک تہہ کو محسوس کرنے کے لیے کیا جائے۔

The thick film process has some special requirements for the system. The alignment system must be able to uniformly identify the geometric pattern as the alignment mark over the entire range of glue thickness and specific heights of wafer surface relief. Since the exposure source uses parallel light for exposure without relying on focus, it can be achieved by using a proximity lithography machine combined with the principle of shadow exposure. The requirements of the photolithography process for proximity mask alignment exposure machines include: high intensity, high uniformity, UV light wavelength consistent with the sensitive wavelength of the photoresist, sub-micron alignment accuracy, and an accurate, controllable and consistent gap between the mask and the wafer during the exposure process.

EVG's NanoAlign technology is designed with the highest alignment accuracy and resolution and the lowest cost of use to highlight the advantages of full-field exposure technology. Currently, all of his company's exposure machines have applied this technology. Its goals include active anomaly control and sub-100 nm dynamic alignment resolution. Its equipment includes specialized glue coating equipment and contact/proximity exposure machines modified from standard models. The latest 200 mm EVG6200 Infinity and 300 mm EVG IQ Aligner exposure machines have good flexibility and user-friendly interface, and can fully meet the industrial production of φ200 mm and φ300 mm wafers that require thick glue processes.

ویفر کا پتلا ہونا

Chip thinning technology is crucial in stacked chip packaging technology because it reduces the package mounting height and allows chips to be stacked without increasing the overall height of the stacked chip system. Smart cards and RFID are the thinnest single-chip applications that are an important part of the thin wafer requirements. Thinner chips increase thermal cycle reliability and support thin products. However, how thin the chip is depends on the wafer diameter and the WLP process. The reason is that the thin wafer surface is prone to damage, causing micro-cracks, and causing the wafer to break during subsequent operations. Since wafer backside grinding is the final step of the wafer processing process, the extent to which the wafer needs to be thinned is limited by the WLP process. Therefore, wafer-level packaging is regarded as an extension of the wafer process, and the applicable scope of the packaging process steps should be taken into consideration when designing the wafer process.

سلکان اور بڑھتے ہوئے سبسٹریٹ کے درمیان تھرمل ایکسپینشن گتانک کی ناقص مماثلت تھرمل سائیکل ٹیسٹ اور فیلڈ استعمال میں پیکڈ سولڈر بالز کی تھکاوٹ کی ناکامی کی ایک اہم وجہ ہے۔ اس کے علاوہ، اس ناکامی کا اس بات سے بھی گہرا تعلق ہے کہ ہر جزو کتنا مضبوط ہے۔ چپ جتنی پتلی ہوگی، اتنی ہی زیادہ لچکدار ہوگی، اور سولڈر گیند کی تھکاوٹ کے خلاف مزاحمت کو بہتر بنایا جائے گا۔ لہذا، ویفر کو پتلا کرنا اور اس طرح چپ کی موٹائی کو کم کرنا بھی سولڈر بمپس کی وشوسنییتا کو بہتر بنانے کے لیے ایک اہم اقدام ہے۔ ویفر کی سطح کی پیکیجنگ پروسیسنگ سے پہلے ویفر کو پتلا کرنے سے ویفر آسانی سے بگڑ سکتا ہے یا ٹوٹ بھی سکتا ہے، جو کہ ناپسندیدہ ہے۔ ویفر سطح کی پیکیجنگ پروسیسنگ مکمل ہونے کے بعد ویفر کو پتلا کرنا ایک بہتر طریقہ ہے، لیکن اس پر عمل درآمد مشکل ہے۔ ویفر لیول کی پیکیجنگ مینوفیکچرنگ کے لیے ویفر اور پتلا کرنے والی ٹیکنالوجیز اور آلات تیار ہو رہے ہیں۔

Advantages of wafer-level packaging

ویفر لیول کی پیکیجنگ BGA ٹیکنالوجی پر مبنی ہے اور یہ ایک بہتر اور بہتر CSP ہے، جو BGA اور CSP کے تکنیکی فوائد کی مکمل عکاسی کرتی ہے۔ اس کے بہت سے منفرد فوائد ہیں:

① پیکیجنگ پروسیسنگ کی کارکردگی زیادہ ہے، اور یہ ویفرز کی شکل میں بڑے پیمانے پر پیداوار کے عمل کا استعمال کرتے ہوئے تیار کیا جاتا ہے؛

② اس میں فلپ چپ پیکیجنگ کے فوائد ہیں، یعنی ہلکا، پتلا، چھوٹا اور چھوٹا؛

③The cost of wafer-level packaging production facilities is low, and wafer-level manufacturing equipment can be fully utilized without the need to invest in building another packaging production line;

④وفر لیول پیکیجنگ کے چپ ڈیزائن اور پیکج ڈیزائن کو یکساں طور پر سمجھا جا سکتا ہے اور بیک وقت انجام دیا جا سکتا ہے، جو ڈیزائن کی کارکردگی کو بہتر بنائے گا اور ڈیزائن کی لاگت کو کم کرے گا۔

⑤ چپ مینوفیکچرنگ سے لے کر ویفر لیول کی پیکیجنگ، پیکیجنگ سے لے کر صارفین کو مصنوعات کی ترسیل تک کے پورے عمل میں، درمیانی روابط بہت کم ہو جاتے ہیں اور سائیکل کو بہت چھوٹا کر دیا جاتا ہے، جو لامحالہ لاگت میں کمی کا باعث بنے گا۔

⑥The cost of wafer-level packaging is closely related to the number of chips on each wafer. The more chips there are on a wafer, the lower the cost of wafer-level packaging. Wafer level packaging is the smallest low-cost package. Wafer-level packaging technology is a true mass production chip packaging technology.

WLP کا فائدہ یہ ہے کہ یہ ایک چپ سکیل پیکیجنگ (CSP) ٹیکنالوجی ہے جو چھوٹے انٹیگریٹڈ سرکٹس کے لیے موزوں ہے۔ ویفر سطح پر متوازی پیکیجنگ اور الیکٹرانک ٹیسٹ ٹیکنالوجی کے استعمال کی وجہ سے، یہ پیداوار میں اضافہ کرتے ہوئے چپ کے علاقے کو نمایاں طور پر کم کر سکتا ہے۔ چونکہ ویفر لیول پر چپ کنکشن کے لیے متوازی آپریشنز استعمال کیے جاتے ہیں، اس لیے ہر I/O کی لاگت کو بہت کم کیا جا سکتا ہے۔ اس کے علاوہ، آسان ویفر لیول ٹیسٹ کے طریقہ کار کو اپنانے سے اخراجات میں مزید کمی آئے گی۔ ویفر لیول کی پیکیجنگ کو ویفر لیول پر چپس کو پیک کرنے اور جانچنے کے لیے استعمال کیا جا سکتا ہے۔

Development trends of wafer-level packaging technology

Wafer-level packaging technology must strive to reduce costs, continuously improve reliability levels, and expand its application in large ICs. In terms of solder ball technology, Pb-free solder ball technology and high-Pb solder ball technology will be developed. With the continuous expansion of IC wafer size and the advancement of process technology, IC manufacturers will research and develop a new generation of wafer-level packaging technology. This generation of technology can not only meet the needs of φ300 mm wafers, but also adapt to the recent requirements of copper wiring technology and low dielectric constant interlayer dielectric technology. In addition, there is also a requirement to improve the ability of wafer-level packaging to handle current and withstand temperature. WLBI (wafer level testing and aging) technology is also an important topic that needs to be studied. WLBI technology is to conduct electrical testing and aging directly on IC wafers, which is of great significance to simplifying the process flow and reducing production costs for wafer-level packaging.

ساکو مائیکرو SLKOR مصنوعات Schottky Diodes

نتیجہ

ویفر لیول پیکیجنگ ٹیکنالوجی ایک کم لاگت پروڈکشن چپ پیکیجنگ ٹیکنالوجی ہے۔ ویفر لیول پیکیجنگ ایک چپ کے سائز کے برابر ہے اور یہ سب سے چھوٹی مائیکرو سرفیس ماؤنٹ ڈیوائس ہے۔ ویفر لیول پیکیجنگ کے فوائد کی ایک سیریز کی وجہ سے، ویفر لیول کی پیکیجنگ ٹکنالوجی تیزی سے ترقی کر رہی ہے جس کی وجہ سے جدید الیکٹرونک آلات کی کم لاگت کی کمی اور کم قیمت ہے۔ فی الحال، ویفر لیول پیکیجنگ ٹیکنالوجی عام طور پر کم I/O نمبروں کے ساتھ چھوٹے سائز کے چپس کے لیے موزوں ہے۔ صنعت کو پیداواری لاگت کو کم کرنے اور بڑے سائز کے چپس اور فائن پچ سولڈر بال اری ویفر لیول پیکیجنگ کی ویفر لیول پیکیجنگ تیار کرنے کے لیے نئی ٹیکنالوجیز تیار کرنے کی بھی ضرورت ہے۔

جدید الیکٹرانک آلات کے لیے پیکج کی قسم کا انتخاب کرتے وقت، لاگت کو کم کرتے ہوئے ڈیزائن کی ضروریات کو پورا کرنا ضروری ہے۔ ویفر لیول پیکیجنگ کی موجودہ سطح صرف ایک متبادل پیکیجنگ کی قسم ہے۔ مستقبل میں بڑے حجم اور وسیع رینج والی مصنوعات کے لیے ویفر لیول پیکیجنگ ٹیکنالوجی کو مین سٹریم مینوفیکچرنگ ٹیکنالوجی بنانے کے لیے ابھی بہت کام کرنا باقی ہے۔ سیمی کنڈکٹر چپس اور WLP پیکجز کے ڈیزائن کو یکجا کرنے سے بلاشبہ WLP ڈیوائسز کے لے آؤٹ میں فوائد حاصل ہوں گے اور ڈیوائس کی کارکردگی میں بہتری آئے گی۔ WLP میں، چونکہ ویفر پر موجود تمام آلات کی پیکیجنگ کے مراحل ایک ساتھ انجام پاتے ہیں، بیچ پروسیسنگ پیکیجنگ کے اخراجات کو کم کر سکتی ہے۔ (یہ مضمون "الیکٹرانک صنعت کے لیے خصوصی آلات" سے ماخوذ ہے)

Attachment: The difference between Fan-in and Fan-out

From the perspective of technical characteristics, wafer-level packaging is mainly divided into two types: Fan-in and Fan-out. Traditional WLP packaging mostly adopts Fan-in type and is used in ICs with low pin count. However, as the number of IC signal output pins increases, the requirements for the ball pitch (Ball Pitch) become more stringent. In addition, the printed circuit board (PCB) construction requires adjustment of the post-IC packaging size and the position of the signal output pins. Therefore, various new WLP packaging types such as diffused (Fan-out) and Fan-in plus Fan-out have been derived. The manufacturing process even breaks away from the traditional WLP packaging concept.

امکور چائنا کے صدر زو ژاؤ یانگ کے مطابق: فین ان پیکیجنگ کا استعمال کرتے ہوئے چپ کا سائز دو جہتی جہاز پر پروڈکٹ کے سائز کے برابر ہے، اور چپ میں تمام I/O انٹرفیس لگانے کے لیے کافی رقبہ ہے۔ جب چپ کا سائز تمام I/O انٹرفیس کو ایڈجسٹ کرنے کے لیے کافی نہیں ہے، تو فین آؤٹ کی ضرورت ہوتی ہے۔ بلاشبہ، جنرل فین آؤٹ علاقے کو پھیلاتے ہوئے ایک SIP بنانے کے لیے فعال اور/یا غیر فعال اجزاء بھی شامل کرتا ہے۔

آئیے پہلے فین ان ٹائپ کے بارے میں بات کرتے ہیں۔

According to a report from Mammes Consulting. Fan-in packaging technology has been successfully applied and has grown steadily for more than ten years. It remains attractive today due to its inherent, unparalleled combination of smallest package size and low cost. With these advantages, it has gradually penetrated into the size-driven handheld device and tablet market and still maintains strong vitality in these device fields. It is estimated that more than 90% of fan-in packaging technology is currently used in the mobile phone field. Talking about the application of fan-in packaging technology, more than 30% of all packaged devices in high-end smartphones now use fan-in packaging. Therefore, fan-in packaging technology is still in its golden period of business in the mobile phone field.

اگرچہ فین ان پیکیجنگ ٹیکنالوجی کی ترقی کی رفتار اب تک مستحکم رہی ہے، عالمی سیمی کنڈکٹر مارکیٹ میں تبدیلیاں اور مستقبل کی ایپلی کیشنز میں غیر یقینی صورتحال میں اضافہ لامحالہ فین ان پیکیجنگ ٹیکنالوجی کے مستقبل کے امکانات کو متاثر کرے گا۔ چونکہ سمارٹ فون کی ترسیل میں اضافہ 2013 میں 35 فیصد سے کم ہو کر 2016 میں 8 فیصد رہ گیا، اور یہ تعداد 2020 تک مزید کم ہو کر 6 فیصد تک رہنے کی توقع ہے، سمارٹ فون مارکیٹ کی قیادت میں فین ان پیکیجنگ ٹیکنالوجی کا اطلاق تیزی سے سیر ہوتا جا رہا ہے۔ اگرچہ متوقع اعلی نمو امید افزا نہیں ہے، سمارٹ فون اب بھی سیمی کنڈکٹر انڈسٹری کی ترقی کے لیے اہم محرک ہیں، اور اسمارٹ فون کی ترسیل 2020 میں 2 بلین یونٹ تک پہنچنے کی امید ہے۔

Currently, the main fan-in packaged devices are WiFi/BT (wireless LAN, Bluetooth) integrated components, transceivers, PMIC (power management integrated circuits) and DC/DC converters (accounting for about 50% of the total), as well as various digital, analog, and mixed-signal devices including MEMS and image sensors. The biggest challenge that fan-in packaging technology may face in the future may be the integration of device functions in system-level packaging. The figure below shows the impact of the growth of system-level packaging on fan-in packaging shipments. Its overall compound annual growth rate dropped from 9% to 6%. This report provides a detailed analysis of the growth of system-in-package and its impact on fan-in packaging.

جہاں تک فین ان مارکیٹ کا تعلق ہے، 2015 کے اعدادوشمار بتاتے ہیں کہ آؤٹ سورس شدہ سیمی کنڈکٹر پیکیجنگ اور ٹیسٹنگ کا ایک بڑا مارکیٹ شیئر ہے، جس میں IDM مینوفیکچرر (TI، Texas Instruments) اور ایک فاؤنڈری (TSMC, TSMC) شامل ہیں۔ STATS ChipPAC نے JCET کی طرف سے حاصل کیے جانے کے بعد مضبوط لیپ فراگ ترقی دکھائی ہے۔ ڈیزائن کی طرف، Qualcomm اور Broadcom پوری فین ان پیکیجنگ مارکیٹ کا 50% چلاتے ہیں۔

پیکیجنگ ٹیکنالوجی کے حوالے سے، پچھلے کچھ سالوں میں، مارکیٹ نے زیادہ تر فین آؤٹ ویفر لیول پیکیجنگ ٹیکنالوجی کی ترقی پر توجہ مرکوز کی ہے۔ تاہم، فین ان پیکیجنگ نے اپنی ترقی کا راستہ اور روڈ میپ تیار کیا ہے۔ مزید توسیع کے علاوہ، یہ اب بھی دیگر اقسام کی جدید ٹیکنالوجیز، جیسے چھ رخا سڑنا تحفظ لا سکتا ہے۔ یہ رپورٹ دو فین ان پیکیجنگ ٹیکنالوجی روڈ میپس کا تفصیلی تجزیہ فراہم کرتی ہے: ایک ہائی والیوم والیوم مینوفیکچرنگ (HVM) کے لیے اور دوسرا پیداواری تیاری کے لیے۔ راستے کے نقشے میں I/O کاؤنٹرز، L/S، ٹکرانے کی پچ، پیکج کی موٹائی، طول و عرض وغیرہ شامل ہیں۔ اس کے علاوہ، یہ رپورٹ IC ٹیکنالوجی نوڈس کے استعمال کے نقطہ نظر سے فین ان پیکیجنگ ٹیکنالوجی کا تجزیہ بھی کرتی ہے اور فین ان IC ڈیوائسز کی مزید فرنٹ اینڈ توسیع کا بھی جائزہ لیتی ہے۔ اگرچہ فین ان پیکیجنگ ٹیکنالوجی کا HVM پیداواری راستہ فین آؤٹ پیکیجنگ ٹیکنالوجی کی نسبت آہستہ پھیلتا ہے، لیکن فین ان پیکیجنگ ٹیکنالوجی زیادہ تر فین آؤٹ پیکیجنگ کی توسیع کی شرائط کو پورا کرنے کی صلاحیت رکھتی ہے اور پیداوار کے لیے تیار ترقی کا راستہ ہے جو آسانی سے دستیاب ہے۔

Next, let’s talk about the fan-out type.

Fan-out packaging adopts the method of pulling out wires, which is relatively cheap; fan-out WLP allows a variety of different die to be buried like the WLP process, which is equivalent to reducing one layer of packaging. If multiple die are placed, it is equivalent to eliminating multi-layer packaging, which helps reduce customer costs. The only factor that affects IC cost at this time is die size.

2013 سے، دنیا بھر میں پیکیجنگ اور ٹیسٹنگ کے بڑے کارخانے فعال طور پر FOWLP کی پیداواری صلاحیت کو بڑھا رہے ہیں، بنیادی طور پر درمیانی سے کم قیمت والے اسمارٹ فون مارکیٹ کی سخت لاگت کی ضروریات کو پورا کرنے کے لیے۔ چونکہ FOWLP کو کیریئر بورڈ کے مواد کے استعمال کی ضرورت نہیں ہے، یہ تقریباً 30% پیکجنگ کے اخراجات کو بچا سکتا ہے، اور پیکیجنگ کی موٹائی بھی پتلی ہے، جس سے چپ مینوفیکچررز کی مصنوعات کی مسابقت کو بہتر بنانے میں مدد ملتی ہے۔

A report from Memes Consulting shows that 2016 is a turning point in the fan-out packaging market. The addition of Apple and TSMC has changed the application status of this technology and may make the market gradually begin to accept fan-out packaging technology. The fan-out packaging market will be divided into two types:

- فین آؤٹ پیکیجنگ کے لیے "بنیادی" مارکیٹ، بشمول سنگل چپ ایپلی کیشنز جیسے کہ بیس بینڈ، پاور مینجمنٹ، اور RF ٹرانسیور۔ یہ مارکیٹ فین آؤٹ ویفر لیول پیکیجنگ سلوشنز کے لیے اہم ایپلیکیشن کا علاقہ ہے اور مستحکم ترقی کے رجحان کو برقرار رکھے گا۔

- فین آؤٹ پیکیجنگ کے لیے "ہائی ڈینسٹی" مارکیٹ ایپل کے اے پی ای کے ساتھ شروع ہوئی، جس میں پروسیسر، یادیں اور دیگر ایپلی کیشنز بڑے ان پٹ اور آؤٹ پٹ ڈیٹا والیوم کے ساتھ شامل ہیں۔ اس مارکیٹ میں زیادہ غیر یقینی صورتحال ہے اور اسے نئے مربوط حل اور اعلیٰ کارکردگی والے فین آؤٹ پیکیجنگ حل کی ضرورت ہے۔ تاہم، اس مارکیٹ میں مارکیٹ کی زبردست صلاحیت ہے۔

چونکہ فین آؤٹ پیکیجنگ ٹیکنالوجی میں "اعلی کثافت" مارکیٹوں اور مستحکم ترقی کے ساتھ "بنیادی" مارکیٹوں کی بہت بڑی صلاحیت ہے، اس علاقے میں سپلائی چین سے فین آؤٹ پیکیجنگ کی صلاحیتوں میں بہت زیادہ سرمایہ کاری کی توقع ہے۔ کچھ مینوفیکچررز پہلے سے ہی فین آؤٹ ویفر سطح کی پیکیجنگ پیش کرنے کے قابل ہیں، لیکن بہت سے دوسرے ابھی بھی فین آؤٹ پیکیجنگ پلیٹ فارمز کے ترقی کے مرحلے میں ہیں تاکہ فین آؤٹ پیکیجنگ مارکیٹ میں داخل ہوں اور اپنے پروڈکٹ پورٹ فولیوز کو بڑھا سکیں۔

In addition to TSMC, STATS ChipPAC (Singapore STATS ChipPAC) will use the support of JCET (Jiangsu Changdian Technology) to further invest in the development of fan-out packaging technology (in early 2015, Jiangsu Changdian Technology acquired Singapore STATS ChipPAC for US$780 million); ASE (ASE Group) has established an in-depth cooperative relationship with Deca Technologies (In May 2016, Deca Technologies Technologies received a US$60 million investment from ASE Group, and ASE Group obtained Deca Technologies' M series fan-out wafer-level packaging technology and process authorization); Amkor (Ankor Technology), SPIL (Silicon Products Technology) and Powertech (Powertech) are aiming at future mass production and are in the development stage of fan-out packaging technology. Samsung appears to be lagging behind as it decides how to compete.

مارکیٹ کی گنجائش کے لحاظ سے، فین آؤٹ پیکیجنگ 56% کی کمپاؤنڈ سالانہ ترقی کی شرح کو برقرار رکھتی ہے، جو مستقبل میں پیکیجنگ اور ٹیسٹنگ مینوفیکچررز کے لیے وسیع امکانات لائے گی۔

لیکن اس نئی ٹیکنالوجی کو اب بھی مستقبل میں بڑے چیلنجز کا سامنا کرنا پڑے گا۔ امکور چین کے صدر ژاؤ ژاؤ یانگ نے کہا کہ فین آؤٹ ٹیکنالوجی کی ایپلی کیشن فیلڈز میں بہت مانگ ہوگی جو چھوٹے، پتلے اور تیز ہیں۔ فین آؤٹ کی موجودہ قیمت نسبتاً زیادہ ہے اور مزید تکنیکی اصلاح کی ضرورت ہے۔ ویفر پر مبنی ٹیکنالوجی کے علاوہ، بہت سے مینوفیکچررز پینل پر مبنی ٹیکنالوجی بھی کر رہے ہیں.

Currently, TSMC is also one of the main promoters of Fan-out technology, while Amkor and other major packaging and testing companies also have different forms of unique Fan-out technologies. Relatively speaking, the current Fan-out technology is not very mature, and its yield and reliability need to be further improved.

نوٹ: یہ مضمون انٹرنیٹ سے دوبارہ تیار کیا گیا ہے اور املاک دانشورانہ حقوق کے تحفظ کی حمایت کرتا ہے۔ دوبارہ پرنٹ کرتے وقت براہ کرم اصل ماخذ اور مصنف کی نشاندہی کریں۔ اگر کوئی خلاف ورزی ہوتی ہے تو اسے حذف کرنے کے لیے ہم سے رابطہ کریں۔

کمپنی کا فون نمبر: +86-0755-83044319
فیکس/FAX: +86-0755-83975897
ای میل: 1615456225@qq.com
QQ: 3518641314 منیجر لی

QQ: 332496225 منیجر Qiu

پتہ: کمرہ 809، بلڈنگ سی، ژانتاو ٹیکنالوجی بلڈنگ، نمبر 1079 منزی ایونیو، لونگہوا نیو ڈسٹرکٹ، شینزین