Традиционно электрическое соединение между микросхемой и внешним пространством осуществляется с помощью металлических проводов, соединяющих выводы ввода/вывода на микросхеме с корпусом посредством пайки и через контакты корпуса. По мере уменьшения размеров элементов микросхем и расширения масштабов интеграции расстояние между выводами ввода/вывода продолжает уменьшаться, а их количество — увеличиваться. Когда расстояние между выводами ввода/вывода уменьшается до менее чем 70 мкм, технология проволочной пайки становится неприменимой, и необходимо искать новые технические решения. Технология упаковки на уровне пластины использует процессы перераспределения тонких пленок, благодаря чему выводы ввода/вывода распределяются по всей поверхности микросхемы, а не ограничиваются только периферийной областью узкой микросхемы, тем самым решая проблему электрического соединения микросхем с высокой плотностью выводов ввода/вывода и малым шагом.

Среди множества новых технологий упаковки, технология упаковки на уровне пластины является наиболее инновационной и привлекает наибольшее внимание во всем мире. Она является символом революционных прорывов в технологии упаковки. В технологии упаковки на уровне пластины в качестве обрабатываемого объекта используются кремниевые пластины. На пластине упаковываются, подвергаются старению, тестированию и, наконец, разрезаются на отдельные устройства. Это уменьшает размер упаковки до размера микросхемы и значительно снижает производственные затраты. Преимущества технологии упаковки на уровне пластины привлекли к ней большое внимание сразу после ее появления, и она быстро получила широкое развитие и применение. В портативных устройствах, таких как мобильные телефоны, широко используются упакованные на уровне пластины EPROM, IPD (интегрированные пассивные устройства), аналоговые микросхемы и другие устройства. Количество категорий устройств, использующих упаковку на уровне пластины, растет, и технология упаковки на уровне пластины является быстро развивающейся новой технологией.

Для повышения применимости технологии упаковки на уровне пластин и расширения сферы ее применения ведутся исследования и разработки различных новых технологий, решаются проблемы, возникающие в процессе индустриализации, а также проводятся исследования текущего состояния, применения и развития технологии упаковки на уровне пластин.

Упаковка на уровне вафли

Первоначально технология WLP зародилась благодаря производству низкоскоростных компонентов ввода-вывода (low-I/O) и транзисторных компонентов для мобильных телефонов, таких как пассивные встроенные датчики и микросхемы передачи питания. В настоящее время WLP находится на стадии разработки. Благодаря таким приложениям, как Bluetooth, компоненты GPS (глобальной системы позиционирования) и звуковые карты, спрос постепенно растет. Ожидается, что на этапе производства мобильных телефонов 3G, множество новых приложений для мобильного контента станут еще одним драйвером роста для WLP, включая ТВ-тюнеры, FM-передатчики и стековые запоминающие устройства. По мере того, как производители устройств хранения данных начнут постепенно внедрять WLP, это приведет к кардинальным изменениям во всей отрасли.

В настоящее время технология упаковки на уровне пластины широко используется в таких областях, как флэш-память, EEPROM, высокоскоростная DRAM, SRAM, драйверы ЖК-дисплеев, радиочастотные устройства, логические устройства, устройства управления питанием/батареей и аналоговые устройства (регуляторы напряжения, датчики температуры, контроллеры, операционные усилители, усилители мощности). В упаковке на уровне пластины в основном используются две основные технологии: технология перераспределения пленки и формирование контактных площадок. Первая используется для преобразования областей пайки, распределенных по периферии чипа, в области пайки контактных площадок, распределенные в виде плоского массива на поверхности чипа. Вторая используется для создания контактных площадок для формирования массива шариков пайки.

Перераспределение в тонкой пленке WL-CSP

Перераспределение мембранного слоя методом WL-CSP является сегодня наиболее распространенным процессом. Благодаря низкой стоимости он очень хорошо подходит для требований к надежности при производстве крупносерийных портативных плат. Как и в других процессах WLP, пластины для тонкопленочного перераспределения WL-CSP по-прежнему изготавливаются с использованием традиционных технологических процессов. Перед отправкой пластин поставщику WLP проводится тестирование для классификации цепей и составления схем соответствующих цепей. Перед перераспределением пластин необходимо оценить топологию устройства, чтобы подтвердить пригодность пластины для перераспределения паяных шариков.

В типичном процессе перераспределения окончательные паяные шарики располагаются в виде массива площадей. В этом процессе в качестве диэлектрического слоя перераспределения используется BCB, в качестве металла соединения перераспределения — медь, для нанесения нижнего металлического слоя (UBM) шарика используется магнетронное распыление, а для нанесения паяльной пасты и оплавления — трафаретная печать. Процесс нанесения нижнего металлического слоя имеет решающее значение для снижения межметаллических химических реакций и повышения надежности межсоединений. 

Процесс перераспределения заключается в изменении расположения контактных площадок ввода/вывода на поверхности устройства. На рисунке 3 показана ситуация перераспределения на припаянной флэш-памяти. Как видно из рисунка, исходные контактные площадки на четырех сторонах микросхемы флэш-памяти преобразуются в массив выводов. В этом примере на поверхности устройства используются два диэлектрических слоя, между которыми находится слой металлизации для изменения распределения ввода/вывода. После этого процесса наносятся электролитически осажденные шариковые выводы, и микросхема становится продуктом WLP.

Недостатком перераспределения контактных площадок для проволочных соединений в площадки с шариками припоя является то, что полученный продукт WLP вряд ли будет оптимальным с точки зрения конструкции, изготовления или себестоимости. Однако, как только будет доказана техническая осуществимость, схему можно будет перепроектировать таким образом, чтобы исключить внешнее перераспределение. Эта ситуация стала общепринятой. Для этой цели специально разработана двухфазная процедура определения. Изменения следующего поколения могут заключаться в интеграции слоев перераспределения в последний металлический слой микросхемы или в новой конструкции кратчайших сигнальных линий для повышения производительности.

Сакко Микро SLKOR Изделие: микросхема линейного стабилизатора напряжения SL78L05

Для перепроектирования может потребоваться добавление новых программных средств. Перепроектированные сигнальные, силовые и заземляющие линии очень недороги в изготовлении, поскольку исключают дополнительные этапы перераспределения и связанные с ними процессы. Полимеры используются для планаризации кремниевых пластин, обеспечивая необходимую защиту чипа, а также в качестве стандартных поверхностных покрытий. Для тонкопленочных линий электропередачи с перераспределением более экономичным вариантом является использование однослойных полимерных линий.

Изготовление микроконтактов на уровне пластины.

С момента своего появления 50 лет назад технология проволочного соединения считалась универсальной и надежной технологией межсоединений. Однако с быстрым развитием мобильной связи, беспроводной связи в интернете, систем Bluetooth и технологии GPS (зонтичных систем позиционирования) мобильные телефоны стали самым мощным и быстрорастущим драйвером развития высокоплотной памяти. Они вытесняют персональные компьютеры в качестве технологического драйвера высокоплотной памяти. Потребность в снижении стоимости, уменьшении форм-фактора, повышении скорости работы устройств, увеличении времени автономной работы, улучшении теплоотвода, «зеленых» процессах и повышении надежности устройств привела разработчиков к тому, что они обратили внимание на технологию межсоединений с использованием перевернутого кристалла (flip-chip bump interconnect technology) для замены традиционной технологии проволочного соединения.

Ключевым техническим фактором развития технологии свинцово-оловянных контактных площадок является постоянное уменьшение размеров устройств. В рамках технологического стандарта 130 нм около 30% логических микросхем требуют использования контактных площадок. Однако в рамках технологического стандарта 90 нм этот показатель подскочил до 60%. После начала массового производства устройств по 65 нм спрос на технологию золотых контактных площадок вырос до более чем 80%.

Технология WLP основана на технологии BGA и представляет собой улучшенную и усовершенствованную версию CSP. Некоторые также называют WLP упаковкой микросхем на уровне пластины (WLP-CSP). Она не только в полной мере отражает технические преимущества BGA и CSP, но и знаменует собой революционный прорыв в технологии упаковки. Технология упаковки на уровне пластины использует технологию массового производства, что позволяет уменьшить размер упаковки до размеров микросхем, значительно снизить производственные затраты и интегрировать упаковку и производство микросхем, что полностью изменит разделение отраслей производства и упаковки микросхем. Именно из-за столь важной роли технологии упаковки на уровне пластины она привлекла к себе большое внимание с момента своего появления и быстро получила стремительное развитие и широкое применение.

Подконтурная металлизация (UBM)

В технологии межсоединений типа «флип-чип» слой UBM является критически важным интерфейсным слоем между металлическими контактными площадками и золотыми или паяными шариками на микросхеме. Этот слой является одним из ключевых элементов технологии упаковки «флип-чип» и обеспечивает высоконадежные электрические и механические соединения как со схемой, так и с паяными шариками на микросхеме. Слой UBM между шариками и контактными площадками ввода-вывода должен обладать достаточно хорошей адгезией к металлическим контактным площадкам и пассивирующим слоям пластины; защищать металлические контактные площадки на последующих этапах процесса; поддерживать низкое контактное сопротивление между металлическими контактными площадками и шариками; служить эффективным диффузионным барьером между металлическими контактными площадками и шариками; и служить затравочным слоем для нанесения паяных или золотых шариков.

Слой UBM обычно получают путем нанесения нескольких слоев металла на всю поверхность пластины. Для нанесения слоев UBM используются такие методы, как испарение, химическое осаждение и магнетронное распыление. В современных технологиях упаковки нанесение контактных площадок на пластину имеет решающее значение как с точки зрения стоимости, так и с точки зрения технологии. В производстве контактных площадок на пластину нанесение металла составляет более 50% от общей стоимости. Наиболее распространенными этапами нанесения металла в производстве контактных площадок являются нанесение подконтактной металлизации (UBM) и нанесение самих контактных площадок, что обычно достигается с помощью процесса электроосаждения.

Технология гальванического осаждения позволяет получать очень узкие шаги контактных площадок и поддерживать высокий выход годной продукции. Более того, эта технология имеет широкий спектр применения и позволяет производить контактные площадки различных размеров, шагов и геометрических форм. Технология гальванического осаждения все чаще используется в производстве контактных площадок на кремниевых пластинах и стала наиболее практичным решением.

Сначала на подложке формируется слой UBM. Затем наносится толстый слой клея, который подвергается воздействию света, образуя шаблон для электролитического припоя. После нанесения покрытия фоторезист удаляется, а открытый слой UBM травится. Последний процесс — оплавление для образования шариков припоя. Подробные этапы процесса электролитического припоя для получения микроконтактов:

▲Нанесите методом испарения/напыления металлический слой проводящего затравочного слоя на подложку;
▲ Нанесите слой фоторезиста на подложку методом центрифугирования;
▲Рисунок массива электродных окон, полученный методом фотолитографии;
▲Нанесение металлического микрочастичного покрытия через небольшие отверстия в фоторезисте;
▲Удалите фоторезист;
▲Протравите открытый проводящий слой затравочного кристалла.
▲Нанесите толстый слой фоторезиста на металлическую вставку;
▲Гравировка золотых выступов;
▲Удалите часть толстого слоя клея, чтобы обнажить выступающую часть металлической вставки;
▲Галеевое покрытие золотых контактов;
▲Нанесите очень тонкий слой золота или меди поверх вставки.

Копланарность относится к постоянству высоты всех выступов на пластине, что является строгим требованием в процессе флип-чип-монтажа. При флип-чип-монтаже вариации высоты выступов могут приводить к неравномерному распределению силы, фрагментации чипа и электрическим обрывам. Типичным требованием к копланарности выступов является то, что разница высот выступов по всей поверхности чипа не должна превышать 5 мкм.

толстопленочная литография

Технологии обработки на уровне пластины, такие как нанесение контактных площадок с малым шагом, перераспределение выводов и интеграция пассивных компонентов, предоставляют удобные решения для многих применений. В настоящее время многие ИС и МЭМС-устройства используют эти технологии. С помощью этих технологий устройства могут быть упакованы и протестированы на уровне пластины, после чего проводятся последующие процессы нарезки. Обычно передовые технологии упаковки включают процессы нанесения толстых пленок толщиной от 5 до 100 мкм, такие как центрифугирование толстого слоя клея, равномерное экспонирование толстого слоя клея с большими неровностями на поверхности и получение очень крутых толстых боковых стенок клея. Система экспонирования с равным увеличением и полным полем является решением, способным удовлетворить эти требования. Ее высокая производительность и низкая стоимость самовыравнивания делают ее наиболее конкурентоспособной системой для проекционных степперов в области литографии толстых пленок.

Процессы упаковки на уровне пластины включают металлизацию, фотолитографию, осаждение диэлектрика и центрифугирование толстопленочного фоторезиста, осаждение припоя и пайку оплавлением. Процесс формирования рисунка обычно включает использование нескольких слоев металла для создания слоя металлизации под контактными площадками (UBM), который служит основой для контактных площадок. Проводимость соединения между контактными площадками и пластиной должна быть очень хорошей, а пассивирующий слой и металлический слой под контактными площадками должны иметь хорошую адгезию. Стандартный технологический процесс формирования рисунка фоторезиста включает очистку, нанесение клея, предварительное запекание, экспонирование, последующее запекание, проявление и затвердевание пленки. Каждый этап процесса должен определять набор параметров, которые будут влиять на последующие процессы. После формирования рисунка фоторезиста отверстия заполняются припоем или золотом методом электроосаждения или испарения. Следующим шагом является удаление фоторезиста и выполнение процесса оплавления в печи для преобразования столбчатых контактных площадок в сферические.

Сакко Микро SLKOR изделия PNP транзисторы

На чипе останется толстый слой фоторезиста в качестве маски для изготовления микроформ металлических паяных соединений. Этот слой может быть интегрирован в схему расположения контактных площадок или использоваться в качестве соединения между периферийными контактными площадками и массивами контактных площадок с распределением площади, изготовленными из поликремниевых пленок толщиной от 5 до 100 мкм с различными электрическими, химическими, механическими и термическими свойствами. Для изоляции дорожек в зоне перераспределения требуются материалы с высокой прочностью, высокой термической стабильностью и низкими коэффициентами изоляции. Такие материалы были успешно разработаны. Один из типов материалов называется полиимидом (например, серия PI, разработанная DuPont), а другой изоляционный материал — циклотен (BCB) от Dow Chemicals (США). PI и BCB широко используются в упаковке микросхем методом флип-чип и других процессах упаковки.

Микроструктурированные формы с использованием толстопленочных фоторезистивных площадок, выступов и металлических слоев под шариками могут удовлетворить различные потребности в WLP. Хотя обычно используются металлизирующие материалы, такие как олово-свинец, золото и медь, могут применяться и другие материалы. Материалы, используемые в стандартизированных приложениях, требуют высокой точности переноса графики и легкого отслаивания. Во многих практических приложениях требуется толщина фоторезиста, превышающая 100 мкм. Для достижения такой толщины производители разрабатывают подходящие материалы для покрытия.

Для удовлетворения этих потребностей производители разработали соответствующие материалы и технологическое оборудование. Многие материалы позволяют получать «тонкие» фоторезистивные покрытия (например, 2-10 мкм) на стандартном оборудовании для производства полупроводников. Фоторезисты AZP4330 (Anzhi Electronic Materials Group) и Shipley's 955 (Rohm & Haas Company/Shipley Company) используются для получения фоторезистивной пленки толщиной от 5 до 100 мкм. Фоторезистивное покрытие толщиной 25 мкм может быть получено с помощью многослойного процесса нанесения покрытия, но это увеличит время и стоимость производства. AZ P4620 и SPR 220 позволяют получить толщину 25 мкм в одном слое. Для более толстых покрытий выбор материалов и толщин становится меньше. Использование однослойного нанесения для получения желаемого фоторезистивного покрытия имеет множество преимуществ с точки зрения затрат. Поэтому крайне необходимо разработать фоторезистивные материалы с толщиной одного слоя 50 мкм и более. Такие материалы, как JSR THB-611P и AZPLP100XT от Anzhi Electronic Materials Group, позволяют получать однослойные фоторезистивные покрытия толщиной 60 мкм и более. В последних исследованиях в основном используется AZ9260 для получения однослойного фоторезистивного покрытия толщиной 65 мкм, а AZ50XT — для получения однослойного фоторезистивного покрытия толщиной 100 мкм.

Технология нанесения толстых пленок предъявляет к системе ряд особых требований. Система выравнивания должна обеспечивать равномерное определение геометрического рисунка в качестве метки выравнивания по всему диапазону толщины клеевого слоя и определенной высоте рельефа поверхности подложки. Поскольку источник экспонирования использует параллельный свет для экспонирования без учета фокусировки, этого можно достичь с помощью бесконтактной литографической машины в сочетании с принципом теневого экспонирования. Требования к фотолитографическому процессу для бесконтактных машин выравнивания масок включают: высокую интенсивность, высокую однородность, длину волны УФ-излучения, соответствующую чувствительной длине волны фоторезиста, субмикронную точность выравнивания, а также точный, контролируемый и постоянный зазор между маской и подложкой в ​​процессе экспонирования.

Технология NanoAlign от EVG разработана с учетом высочайшей точности и разрешения выравнивания, а также минимальной стоимости использования, что подчеркивает преимущества технологии полнопольного экспонирования. В настоящее время эта технология применяется во всех экспонирующих машинах компании. Ее цели включают активный контроль аномалий и динамическое разрешение выравнивания менее 100 нм. Оборудование включает специализированное оборудование для нанесения клея и контактные/бесконтактные экспонирующие машины, модифицированные из стандартных моделей. Новейшие экспонирующие машины EVG6200 Infinity (200 мм) и EVG IQ Aligner (300 мм) обладают хорошей гибкостью и удобным пользовательским интерфейсом и могут в полной мере удовлетворить потребности промышленного производства пластин диаметром φ200 мм и φ300 мм, требующих процессов нанесения толстого слоя клея.

Утончение пластин

Технология истончения чипов имеет решающее значение в технологии многослойной упаковки чипов, поскольку она уменьшает высоту монтажа корпуса и позволяет размещать чипы в несколько слоев без увеличения общей высоты системы многослойных чипов. Смарт-карты и RFID-метки — это самые тонкие однокристальные приложения, которые являются важной частью требований к тонким пластинам. Более тонкие чипы повышают надежность при термических циклах и поддерживают тонкие изделия. Однако толщина чипа зависит от диаметра пластины и процесса WLP (Wafer-Low Packaging). Причина в том, что тонкая поверхность пластины подвержена повреждениям, вызывая микротрещины и приводя к разрушению пластины во время последующих операций. Поскольку шлифовка обратной стороны пластины является заключительным этапом процесса обработки пластины, степень истончения пластины ограничена процессом WLP. Поэтому упаковка на уровне пластины рассматривается как расширение процесса обработки пластины, и при проектировании процесса упаковки следует учитывать применимую область этапов процесса упаковки.

Несоответствие коэффициентов теплового расширения между кремнием и монтажной подложкой является важной причиной усталостных разрушений упакованных паяных шариков при испытаниях на термические циклы и в полевых условиях. Кроме того, это разрушение тесно связано с прочностью каждого компонента. Чем тоньше чип, тем он гибче, и тем выше усталостная прочность паяного шарика. Поэтому истончение пластины и, следовательно, уменьшение толщины чипа также является одной из важных мер повышения надежности паяных выводов. Истончение пластины перед обработкой на уровне пластины может легко деформировать или даже сломать пластину, что нежелательно. Истончение пластины после завершения обработки на уровне пластины является лучшим методом, но его трудно реализовать. Технологии и оборудование для истончения пластин и производства упаковки на уровне пластин находятся в стадии разработки.

Преимущества упаковки на уровне пластины

Упаковка на уровне пластины основана на технологии BGA и представляет собой улучшенную версию CSP, в полной мере отражающую технические преимущества BGA и CSP. Она обладает множеством уникальных преимуществ:

① Эффективность процесса упаковки высока, и она изготавливается с использованием процесса массового производства в виде пластин;

② Она обладает преимуществами упаковки типа «флип-чип», а именно: лёгкая, тонкая, компактная и небольшая;

③Стоимость производственных мощностей для упаковки микросхем на уровне пластин низкая, и оборудование для производства микросхем на уровне пластин может быть полностью использовано без необходимости инвестировать в строительство новой линии по упаковке;

④Проектирование микросхемы и проектирование корпуса на уровне пластины могут осуществляться единообразно и одновременно, что повысит эффективность проектирования и снизит затраты на его разработку;

⑤ На протяжении всего процесса упаковки микросхем на уровне кремниевых пластин, от производства и упаковки до отгрузки продукции потребителям, значительно сокращается количество промежуточных звеньев, и цикл значительно укорачивается, что неизбежно приводит к снижению затрат;

⑥Стоимость упаковки на уровне пластины тесно связана с количеством чипов на каждой пластине. Чем больше чипов на пластине, тем ниже стоимость упаковки на уровне пластины. Упаковка на уровне пластины — это самый маленький и недорогой способ упаковки. Технология упаковки на уровне пластины — это технология упаковки чипов для массового производства.

Преимущество технологии WLP заключается в том, что это технология упаковки на уровне кристалла (CSP), подходящая для интегральных схем меньшего размера. Благодаря использованию параллельной упаковки и электронного тестирования на уровне пластины, она позволяет значительно уменьшить площадь кристалла, одновременно увеличивая производительность. Поскольку для соединений кристалла на уровне пластины используются параллельные операции, стоимость каждого ввода-вывода может быть значительно снижена. Кроме того, внедрение упрощенных процедур тестирования на уровне пластины позволит еще больше снизить затраты. Упаковка на уровне пластины может использоваться для упаковки и тестирования кристаллов непосредственно на пластине.

Тенденции развития технологии упаковки на уровне пластин.

Технология упаковки на уровне пластины должна стремиться к снижению затрат, постоянному повышению уровня надежности и расширению своего применения в крупных интегральных схемах. В области технологии паяльных шариков будут разрабатываться бессвинцовые и высокосвинцовые паяльные шарики. С непрерывным увеличением размеров пластин для интегральных схем и развитием технологических процессов производители ИС будут исследовать и разрабатывать новое поколение технологий упаковки на уровне пластины. Это поколение технологий сможет не только удовлетворить потребности пластин диаметром φ300 мм, но и адаптироваться к современным требованиям технологии медной проводки и технологии межслойных диэлектриков с низкой диэлектрической постоянной. Кроме того, существует также потребность в улучшении способности упаковки на уровне пластины выдерживать ток и температуру. Технология WLBI (тестирование и старение на уровне пластины) также является важной темой, требующей изучения. Технология WLBI позволяет проводить электрическое тестирование и старение непосредственно на пластинах для интегральных схем, что имеет большое значение для упрощения технологического процесса и снижения производственных затрат на упаковку на уровне пластины.

Сакко Микро SLKOR Продукция: диоды Шоттки

Заключение

Технология упаковки на уровне пластины (wafer-level packaging) — это недорогая технология массового производства микросхем. Микросхемы, упакованные на уровне пластины, имеют тот же размер, что и чип, и представляют собой самые маленькие микроустройства для поверхностного монтажа. Благодаря ряду преимуществ, технология упаковки на уровне пластины активно развивается, что обусловлено спросом на миниатюризацию и снижение стоимости современных электронных устройств. В настоящее время технология упаковки на уровне пластины обычно подходит для микросхем малого размера с небольшим количеством входов/выходов. Отрасли также необходимо разрабатывать новые технологии для снижения производственных затрат и создавать системы упаковки на уровне пластины для микросхем больших размеров, а также системы упаковки на уровне пластины с мелкошаговым расположением паяных шариков.

При выборе типа корпуса для современных электронных устройств важно соответствовать проектным требованиям, минимизируя при этом затраты. Нынешний уровень упаковки на уровне пластины (wafer-level packaging, WLP) является лишь альтернативным типом упаковки. Предстоит еще много работы, чтобы технология упаковки на уровне пластины стала основной технологией производства крупносерийной и разнообразной продукции в будущем. Сочетание проектирования полупроводниковых микросхем и корпусов WLP, несомненно, принесет преимущества в компоновке устройств WLP и улучшит их характеристики. В WLP, поскольку этапы упаковки всех устройств на пластине выполняются одновременно, пакетная обработка может снизить затраты на упаковку. (Данная статья является выдержкой из «Специального оборудования для электронной промышленности»)

Приложение: Разница между вентиляцией на входе и вентиляцией на выходе

С точки зрения технических характеристик, корпусирование на уровне пластины (wafer-level packaging) в основном делится на два типа: Fan-in и Fan-out. Традиционное корпусирование WLP в основном использует тип Fan-in и применяется в микросхемах с малым количеством выводов. Однако по мере увеличения количества выходных выводов микросхем требования к шагу контактов (Ball Pitch) становятся более жесткими. Кроме того, конструкция печатной платы (PCB) требует корректировки размеров корпуса после установки микросхемы и положения выходных выводов. Поэтому были разработаны различные новые типы корпусирования WLP, такие как диффузионное (Fan-out) и Fan-in плюс Fan-out. Производственный процесс даже отходит от традиционной концепции корпусирования WLP.

По словам Чжоу Сяояна, президента Amkor China: размер чипа, использующего корпус Fan-in, совпадает с размером изделия в двухмерной плоскости, и чип имеет достаточную площадь для размещения всех интерфейсов ввода-вывода. Когда размера чипа недостаточно для размещения всех интерфейсов ввода-вывода, требуется корпус Fan-out. Конечно, в обычном корпусе Fan-out также добавляются активные и/или пассивные компоненты для формирования SIP-архитектуры с однокристальным расположением компонентов (SIP) при одновременном увеличении площади.

Давайте сначала поговорим о типе с вентилятором.

Согласно отчету компании Mammes Consulting, технология упаковки Fan-in успешно применяется и стабильно развивается уже более десяти лет. Сегодня она остается привлекательной благодаря уникальному сочетанию самых маленьких размеров упаковки и низкой стоимости. Благодаря этим преимуществам, она постепенно проникла на рынок компактных портативных устройств и планшетов и продолжает сохранять высокую активность в этих областях. По оценкам, более 90% устройств, использующих технологию упаковки Fan-in, в настоящее время применяются в мобильных телефонах. Что касается применения технологии Fan-in, то более 30% всех устройств в высококачественных смартфонах используют именно этот тип упаковки. Таким образом, технология упаковки Fan-in все еще находится в золотой эпохе своего развития в сфере мобильных телефонов.

Хотя темпы роста технологии корпусирования с вентилятором до сих пор оставались стабильными, изменения на мировом рынке полупроводников и растущая неопределенность в будущих областях применения неизбежно повлияют на перспективы этой технологии. Поскольку темпы роста поставок смартфонов снизились с 35% в 2013 году до 8% в 2016 году, и ожидается дальнейшее снижение этого показателя до 6% к 2020 году, применение технологии корпусирования с вентилятором, обусловленное рынком смартфонов, становится все более насыщенным. Хотя ожидаемый высокий темп роста не внушает оптимизма, смартфоны по-прежнему являются основной движущей силой развития полупроводниковой промышленности, и ожидается, что поставки смартфонов достигнут 2 миллиардов единиц в 2020 году.

В настоящее время основными устройствами в корпусе типа «fan-in» являются интегральные компоненты WiFi/BT (беспроводная локальная сеть, Bluetooth), трансиверы, PMIC (микросхемы управления питанием) и DC/DC-преобразователи (на которые приходится около 50% от общего объема), а также различные цифровые, аналоговые и смешанные сигнальные устройства, включая MEMS и датчики изображения. Самой большой проблемой, с которой может столкнуться технология «fan-in» в будущем, может стать интеграция функций устройств в корпус системного уровня. На рисунке ниже показано влияние роста системного уровня на объемы поставок устройств в корпусе типа «fan-in». Общий среднегодовой темп роста снизился с 9% до 6%. В этом отчете представлен подробный анализ роста системного уровня и его влияния на производство устройств в корпусе типа «fan-in».

Что касается рынка полупроводниковых корпусов с внутренним расположением выводов (fan-in packaging), статистика за 2015 год показывает, что аутсорсинг упаковки и тестирования полупроводников занимает значительную долю рынка, включая продукцию независимых производителей (TI, Texas Instruments) и литейных предприятий (TSMC, TSMC). Компания STATS ChipPAC продемонстрировала значительный скачок в развитии после приобретения компанией JCET. Что касается проектирования, то Qualcomm и Broadcom занимают 50% всего рынка полупроводниковых корпусов с внутренним расположением выводов.

Что касается технологий упаковки, то в последние несколько лет рынок в основном сосредоточился на разработке технологии упаковки на уровне пластины с разветвлением (fan-out). Однако технология упаковки с разветвлением (fan-in) также проложила свой собственный путь развития и дорожную карту. Помимо дальнейшего расширения, она может привнести и другие виды инновационных технологий, такие как шестисторонняя защита от деформации. В этом отчете представлен подробный анализ двух дорожных карт технологии упаковки с разветвлением: одна для крупномасштабного производства (HVM), а другая — для готовности к серийному производству. Дорожная карта включает счетчики ввода/вывода, соотношение длины и длины (L/S), шаг контактных площадок, толщину корпуса, размеры и т. д. Кроме того, в этом отчете также анализируется технология упаковки с разветвлением с точки зрения использования технологических узлов ИС и дальнейшего расширения фронтальной части ИС-устройств с разветвлением. Хотя путь крупномасштабного производства технологии упаковки с разветвлением развивается медленнее, чем у технологии упаковки с разветвлением, технология упаковки с разветвлением способна удовлетворить условия расширения большинства технологий упаковки с разветвлением и имеет готовый к серийному производству путь развития, который легко доступен.

Далее поговорим о веерообразном типе.

В технологии Fan-out используется метод вытягивания проводников, что относительно недорого; технология Fan-out WLP позволяет размещать множество различных кристаллов, как и в процессе WLP, что эквивалентно уменьшению количества слоев упаковки. Если размещается несколько кристаллов, это эквивалентно отказу от многослойной упаковки, что помогает снизить затраты заказчика. Единственным фактором, влияющим на стоимость ИС в настоящее время, является размер кристалла.

С 2013 года крупнейшие заводы по упаковке и тестированию по всему миру активно расширяют производственные мощности FOWLP, главным образом для удовлетворения жестких требований к стоимости на рынке смартфонов средней и низкой ценовой категории. Поскольку FOWLP не требует использования материалов для подложки, это позволяет сэкономить почти 30% затрат на упаковку, а также уменьшить толщину упаковки, что способствует повышению конкурентоспособности продукции производителей микросхем.

Согласно отчету Memes Consulting, 2016 год стал поворотным моментом на рынке веерной упаковки. Приход Apple и TSMC изменил ситуацию с применением этой технологии и может привести к постепенному принятию рынка веерной упаковки. Рынок веерной упаковки будет разделен на два типа:

- Основной рынок для корпусирования с разветвлением (fan-out packaging), включая однокристальные приложения, такие как базовые полосы, управление питанием и радиочастотные приемопередатчики. Этот рынок является основной областью применения решений для корпусирования на уровне пластины с разветвлением и будет демонстрировать стабильную тенденцию роста.

— Рынок высокоплотной компоновки с разветвленной архитектурой (fan-out packaging) зародился благодаря технологии APE от Apple, включающей процессоры, память и другие приложения с большими объемами входных и выходных данных. Этот рынок характеризуется большей неопределенностью и требует новых интегрированных решений и высокопроизводительных решений для компоновки с разветвленной архитектурой. Однако этот рынок обладает огромным рыночным потенциалом.

Поскольку технология веерной упаковки обладает огромным потенциалом для рынков с высокой плотностью размещения компонентов и основных рынков со стабильным ростом, ожидается, что цепочка поставок в этой области будет активно инвестировать в развитие возможностей веерной упаковки. Некоторые производители уже могут предложить веерную упаковку на уровне пластин, но многие другие все еще находятся на стадии разработки платформ веерной упаковки, чтобы выйти на рынок веерной упаковки и расширить свой ассортимент продукции.

Помимо TSMC, STATS ChipPAC (сингапурская компания STATS ChipPAC) будет использовать поддержку JCET (Jiangsu Changdian Technology) для дальнейших инвестиций в разработку технологии корпусирования с разветвлением (в начале 2015 года Jiangsu Changdian Technology приобрела сингапурскую компанию STATS ChipPAC за 780 миллионов долларов США); ASE (ASE Group) установила тесное сотрудничество с Deca Technologies (в мае 2016 года Deca Technologies Technologies получила инвестиции в размере 60 миллионов долларов США от ASE Group, а ASE Group получила разрешение на использование технологии корпусирования с разветвлением серии M и технологического процесса Deca Technologies); Amkor (Ankor Technology), SPIL (Silicon Products Technology) и Powertech (Powertech) нацелены на будущее массовое производство и находятся на стадии разработки технологии корпусирования с разветвлением. Samsung, похоже, отстает в определении способов конкуренции.

С точки зрения рыночной емкости, веерная упаковка демонстрирует среднегодовой темп роста в 56%, что открывает широкие перспективы для производителей упаковки и оборудования для тестирования в будущем.

Однако в будущем эта новая технология столкнется с серьезными проблемами. Чжоу Сяоян, президент Amkor China, отметил, что технология Fan-out будет пользоваться большим спросом в областях применения, требующих меньших размеров, меньшей толщины и более высокой скорости. Текущая стоимость технологии Fan-out относительно высока и требует дальнейшей технической оптимизации. Помимо технологии на основе пластин, многие производители также разрабатывают технологию на основе панелей.

В настоящее время TSMC также является одним из главных разработчиков технологии Fan-out, а Amkor и другие крупные компании, занимающиеся упаковкой и тестированием микросхем, также имеют различные уникальные варианты этой технологии. В целом, существующая технология Fan-out еще недостаточно зрелая, и ее выход годных изделий и надежность нуждаются в дальнейшем улучшении.

Примечание: Данная статья воспроизведена из интернета и направлена ​​на защиту прав интеллектуальной собственности. При перепечатке, пожалуйста, указывайте первоисточник и автора. В случае нарушения авторских прав, пожалуйста, свяжитесь с нами для удаления публикации.

Номер телефона компании: +86-0755-83044319
Факс: +86-0755-83975897
Почта: 1615456225@qq.com
QQ: 3518641314 Менеджер Ли

QQ: 332496225 Менеджер Цю

Адрес: Комната 809, корпус C, технологический корпус Чжаньтао, проспект Миньчжи, 1079, новый район Лунхуа, Шэньчжэнь.