Theo truyền thống, kết nối điện giữa chip IC và bên ngoài được thực hiện bằng cách sử dụng dây kim loại để kết nối các chân I/O trên chip với bo mạch chủ thông qua phương pháp hàn và thông qua các chân của bo mạch. Khi kích thước đặc trưng của chip IC thu nhỏ và quy mô tích hợp mở rộng, khoảng cách giữa các chân I/O tiếp tục giảm và số lượng tiếp tục tăng. Khi khoảng cách giữa các chân I/O thu nhỏ xuống dưới 70 µm, công nghệ hàn dây không còn khả thi và cần phải tìm kiếm các phương pháp kỹ thuật mới. Công nghệ đóng gói cấp wafer sử dụng các quy trình phân phối lại màng mỏng để các chân I/O có thể được phân bố trên toàn bộ bề mặt của chip IC thay vì chỉ giới hạn ở khu vực ngoại vi của chip IC hẹp, từ đó giải quyết vấn đề kết nối điện của các chip I/O mật độ cao, khoảng cách nhỏ.

Trong số nhiều công nghệ đóng gói mới, công nghệ đóng gói cấp wafer là công nghệ tiên tiến nhất và thu hút nhiều sự chú ý nhất trên thế giới. Nó là biểu tượng của những đột phá mang tính cách mạng trong công nghệ đóng gói. Công nghệ đóng gói cấp wafer sử dụng wafer làm đối tượng xử lý. Nhiều chip được đóng gói, ủ, kiểm tra và cuối cùng được cắt thành các thiết bị riêng lẻ trên wafer. Điều này giúp giảm kích thước gói xuống kích thước của một chip IC và giảm đáng kể chi phí sản xuất. Những ưu điểm của công nghệ đóng gói cấp wafer đã khiến nó nhận được sự quan tâm lớn ngay khi xuất hiện và nhanh chóng đạt được sự phát triển mạnh mẽ và ứng dụng rộng rãi. Trong các sản phẩm di động như điện thoại di động, EPROM, IPD (thiết bị thụ động tích hợp), chip analog và các thiết bị khác được đóng gói cấp wafer đã được sử dụng rộng rãi. Số lượng các loại thiết bị sử dụng đóng gói cấp wafer đang tăng lên, và công nghệ đóng gói cấp wafer là một công nghệ mới đang phát triển nhanh chóng.

Để nâng cao khả năng ứng dụng và mở rộng phạm vi ứng dụng của công nghệ đóng gói cấp wafer, người ta đang nghiên cứu và phát triển nhiều công nghệ mới, đồng thời giải quyết các vấn đề phát sinh trong quá trình công nghiệp hóa, cũng như nghiên cứu về hiện trạng, ứng dụng và sự phát triển của công nghệ đóng gói cấp wafer.

Đóng gói cấp độ wafer

Sự hình thành ban đầu của WLP được thúc đẩy bởi việc sản xuất các linh kiện I/O tốc độ thấp (low-I/O) và linh kiện bán dẫn tốc độ thấp cho điện thoại di động, chẳng hạn như cảm biến thụ động trên chip và IC truyền tải điện. Hiện nay, WLP đang trong giai đoạn phát triển. Được thúc đẩy bởi các ứng dụng như Bluetooth, linh kiện GPS (hệ thống định vị toàn cầu) và card âm thanh, nhu cầu đang dần tăng lên. Khi đạt đến giai đoạn sản xuất điện thoại di động 3G, dự kiến ​​nhiều ứng dụng nội dung điện thoại di động mới sẽ trở thành động lực tăng trưởng khác cho WLP, bao gồm bộ dò đài truyền hình, máy phát FM và bộ nhớ xếp chồng. Khi các nhà sản xuất thiết bị lưu trữ bắt đầu dần dần triển khai WLP, nó sẽ dẫn đến những thay đổi mang tính đột phá trong toàn ngành.

Hiện nay, công nghệ đóng gói cấp wafer đã được sử dụng rộng rãi trong các lĩnh vực như bộ nhớ flash, EEPROM, DRAM tốc độ cao, SRAM, trình điều khiển LCD, thiết bị tần số vô tuyến, thiết bị logic, thiết bị quản lý nguồn/pin và thiết bị tương tự (bộ điều chỉnh điện áp, cảm biến nhiệt độ, bộ điều khiển, bộ khuếch đại thuật toán, bộ khuếch đại công suất). Công nghệ đóng gói cấp wafer chủ yếu sử dụng hai công nghệ cơ bản: công nghệ phân bố lại màng và công nghệ tạo gờ. Công nghệ phân bố lại màng được sử dụng để chuyển đổi các vùng hàn phân bố dọc theo chu vi của chip thành các vùng hàn gờ phân bố trên một mặt phẳng trên bề mặt chip. Công nghệ tạo gờ được sử dụng để tạo các gờ trên vùng đệm gờ để tạo thành một mảng các quả cầu hàn.

Phân phối lại màng mỏng WL-CSP

Công nghệ phân phối lại màng WL-CSP là quy trình được sử dụng phổ biến nhất hiện nay. Do chi phí thấp, nó rất phù hợp với các yêu cầu về độ tin cậy ứng dụng trên bo mạch sản phẩm di động, sản xuất số lượng lớn. Giống như các công nghệ WLP khác, các tấm wafer của công nghệ phân phối lại màng mỏng WL-CSP vẫn được sản xuất bằng các quy trình wafer thông thường. Trước khi các tấm wafer được gửi đến nhà cung cấp WLP, chúng được kiểm tra để phân loại mạch và vẽ sơ đồ wafer của các mạch đạt tiêu chuẩn. Trước khi phân phối lại wafer, bố cục của thiết bị phải được đánh giá để xác nhận xem wafer có phù hợp cho việc phân phối lại các mối hàn hay không.

Trong quy trình phân phối lại điển hình, các mối hàn cuối cùng được bố trí theo mảng diện tích. Trong quy trình này, BCB được sử dụng làm lớp điện môi phân phối lại, Cu được sử dụng làm kim loại kết nối phân phối lại, phương pháp lắng đọng chân không (sputtering) được sử dụng để lắng đọng lớp kim loại đáy (UBM) của mối hàn, và phương pháp in lưới (screen printing) được sử dụng để lắng đọng kem hàn và nung chảy. Quá trình tạo lớp kim loại đáy rất quan trọng để giảm thiểu các phản ứng hóa học giữa các kim loại và cải thiện độ tin cậy của kết nối. 

Quá trình phân bổ lại là sắp xếp lại các chân I/O trên bề mặt thiết bị. Hình 3 thể hiện tình trạng phân bổ lại trên bộ nhớ flash liên kết. Như có thể thấy từ hình, các chân ban đầu ở bốn phía của chip bộ nhớ flash được chuyển đổi thành một mảng các điểm tiếp xúc. Trong ví dụ này, hai lớp điện môi được sử dụng trên bề mặt thiết bị, với một lớp kim loại phân bổ lại được kẹp ở giữa để thay đổi sự phân bố I/O. Sau quá trình này, các điểm tiếp xúc bằng bi hàn được mạ điện, và chip trở thành sản phẩm WLP.

Nhược điểm của việc phân bổ lại thiết kế miếng đệm nối dây vào các miếng đệm mảng bi hàn là sản phẩm WLP thu được khó có thể tối ưu về thiết kế thiết bị, cấu trúc hoặc chi phí sản xuất. Tuy nhiên, một khi được chứng minh là khả thi về mặt kỹ thuật, mạch có thể được thiết kế lại để loại bỏ việc phân bổ lại bên ngoài. Tình hình này đã trở thành sự đồng thuận. Vì mục đích này, một quy trình xác định hai pha được định nghĩa cụ thể. Những thay đổi thế hệ tiếp theo có thể là việc tích hợp các lớp phân bổ lại trong lớp kim loại cuối cùng của chip, hoặc một thiết kế mới cho các đường tín hiệu ngắn nhất để cải thiện hiệu suất.

Sacco Micro SLKOR Chip ổn áp tuyến tính SL78L05

Việc thiết kế lại có thể yêu cầu bổ sung các công cụ phần mềm mới. Các đường tín hiệu, nguồn và nối đất được thiết kế lại có chi phí xây dựng rất thấp vì chúng loại bỏ các bước phân phối lại bổ sung và các quy trình liên quan. Polyme được sử dụng để làm phẳng tấm silicon, cung cấp khả năng bảo vệ chip cần thiết và làm lớp phủ bề mặt tiêu chuẩn. Đối với WLP phân phối lại màng mỏng, phương pháp WLP polyme một lớp là một thiết kế tiết kiệm chi phí hơn.

Chế tạo các vi điểm tiếp xúc trên tấm wafer.

Kể từ khi ra đời cách đây 50 năm, công nghệ nối dây (wire bonding) đã được coi là một công nghệ kết nối đa năng và đáng tin cậy. Tuy nhiên, với sự phát triển nhanh chóng của truyền thông di động, hệ thống truy cập không dây thương mại điện tử Internet, hệ thống Bluetooth và công nghệ Hệ thống Định vị Toàn cầu (GPS), điện thoại di động đã trở thành động lực tăng trưởng mạnh mẽ và nhanh nhất cho bộ nhớ mật độ cao. Chúng đang dần thay thế máy tính cá nhân (PC) trở thành động lực công nghệ của bộ nhớ mật độ cao. Nhu cầu về chi phí thấp hơn, kích thước nhỏ gọn hơn, hiệu năng thiết bị tốc độ cao hơn, thời lượng pin dài hơn, khả năng tản nhiệt tốt hơn, quy trình "xanh" và độ tin cậy thiết bị cao hơn đã khiến các nhà thiết kế chuyển sự chú ý sang công nghệ kết nối dạng lật (flip-chip bump interconnect technology) để thay thế công nghệ nối dây truyền thống.

Động lực kỹ thuật chính thúc đẩy sự phát triển của công nghệ đế tiếp xúc chì-thiếc đến từ việc kích thước thiết bị liên tục thu nhỏ. Theo tiêu chuẩn công nghệ 130nm, khoảng 30% chip logic yêu cầu công nghệ đế tiếp xúc. Tuy nhiên, theo tiêu chuẩn công nghệ 90nm, con số này đã tăng lên 60%. Khi việc sản xuất hàng loạt các thiết bị 65nm được phát triển, nhu cầu về công nghệ đế tiếp xúc vàng đã tăng lên hơn 80%.

Công nghệ đóng gói cấp wafer (WLP) dựa trên công nghệ BGA và là một phiên bản cải tiến và nâng cao của CSP. Một số người cũng gọi WLP là đóng gói kích thước chip cấp wafer (WLP-CSP). Nó không chỉ phản ánh đầy đủ những ưu điểm kỹ thuật của BGA và CSP mà còn đánh dấu một bước đột phá mang tính cách mạng trong công nghệ đóng gói. Công nghệ đóng gói cấp wafer áp dụng công nghệ sản xuất hàng loạt, có thể giảm kích thước đóng gói xuống kích thước của chip IC, giảm đáng kể chi phí sản xuất và tích hợp sản xuất chip và đóng gói, điều này sẽ hoàn toàn thay đổi sự tách biệt giữa ngành sản xuất chip và ngành đóng gói chip. Chính vì tầm quan trọng to lớn của công nghệ đóng gói cấp wafer, nó đã nhận được sự quan tâm lớn kể từ khi ra đời và nhanh chóng đạt được sự phát triển vượt bậc và ứng dụng rộng rãi.

Lớp mạ kim loại dưới gờ (UBM)

Trong kết nối lật chip, lớp UBM là lớp giao diện quan trọng giữa các miếng kim loại và các điểm tiếp xúc mạ vàng hoặc hàn trên IC. Lớp này là một trong những yếu tố then chốt của công nghệ đóng gói lật chip và cung cấp các kết nối điện và cơ khí có độ tin cậy cao cho cả mạch điện và các điểm tiếp xúc hàn của chip. Lớp UBM giữa các điểm tiếp xúc và các miếng đệm I/O cần có độ bám dính đủ tốt với các miếng kim loại và lớp thụ động hóa wafer; bảo vệ các miếng kim loại trong các bước xử lý tiếp theo; duy trì điện trở tiếp xúc thấp giữa các miếng kim loại và các điểm tiếp xúc; đóng vai trò là rào cản khuếch tán hiệu quả giữa các miếng kim loại và các điểm tiếp xúc; và đóng vai trò là lớp mầm cho việc lắng đọng điểm tiếp xúc hàn hoặc điểm tiếp xúc mạ vàng.

Lớp UBM thường được tạo ra bằng cách lắng đọng nhiều lớp kim loại trên toàn bộ bề mặt wafer. Các kỹ thuật được sử dụng để lắng đọng lớp UBM bao gồm bay hơi, mạ không điện phân và lắng đọng phún xạ. Trong công nghệ đóng gói tiên tiến, việc tạo gờ trên wafer rất quan trọng cả về chi phí và công nghệ. Trong sản xuất gờ trên wafer, quá trình lắng đọng kim loại chiếm hơn 50% tổng chi phí. Các bước lắng đọng kim loại phổ biến nhất trong sản xuất gờ trên wafer là lắng đọng lớp kim loại dưới gờ (UBM) và lắng đọng chính các gờ, thường được thực hiện thông qua quy trình mạ điện.

Công nghệ mạ điện có thể tạo ra các chân tiếp xúc rất nhỏ và duy trì năng suất cao. Hơn nữa, công nghệ này có phạm vi ứng dụng rộng và có thể tạo ra các chân tiếp xúc với kích thước, khoảng cách và hình dạng hình học khác nhau. Công nghệ mạ điện ngày càng được sử dụng rộng rãi trong sản xuất chân tiếp xúc trên wafer và đã trở thành giải pháp thiết thực nhất.

Đầu tiên, lớp UBM được hoàn thiện trên đế bán dẫn. Sau đó, một lớp keo dày được phủ lên và chiếu sáng, tạo thành khuôn mẫu để mạ điện hàn. Sau khi mạ, lớp cản quang được loại bỏ và lớp UBM lộ ra được khắc bỏ. Quá trình cuối cùng là nung chảy để tạo thành các quả cầu hàn. Các bước chi tiết của quy trình mạ điện để tạo ra các vi cầu hàn như sau:

▲Phun/phun lớp kim loại của lớp dẫn điện mầm lên tấm wafer;
▲ Phủ một lớp chất cản quang lên đế bán dẫn bằng phương pháp quay ly tâm;
▲Mẫu mảng cửa sổ điện cực quang khắc;
▲Mạ kim loại vi mô vào thân máy thông qua các lỗ nhỏ trên lớp cản quang;
▲Loại bỏ lớp cản quang;
▲Khắc lớp dẫn điện lộ ra của tinh thể mầm.
▲Phủ một lớp dày chất cản quang lên phần khảm kim loại;
▲Khắc các vết lồi bằng vàng;
▲Loại bỏ một phần lớp keo dày để lộ phần kim loại khảm nhô ra;
▲Mạ điện các gờ vàng;
▲Phủ một lớp vàng (Au) hoặc đồng (Cu) rất mỏng lên trên lớp khảm.

Tính đồng phẳng đề cập đến sự nhất quán về chiều cao của tất cả các gờ (bump) trên tấm wafer, điều này có yêu cầu nghiêm ngặt trong quy trình ghép chip lật (flip-chip bonding). Trong ghép chip lật, sự khác biệt về chiều cao của các gờ có thể dẫn đến sự phân bố lực không đồng đều, vỡ chip và hở mạch. Một yêu cầu điển hình đối với tính đồng phẳng của các gờ là sự chênh lệch chiều cao của các gờ trên toàn bộ chip không được lớn hơn 5 μm.

in thạch bản màng dày

Các công nghệ xử lý ở cấp độ wafer như tạo gờ wafer bước nhỏ, phân bổ lại tấm dẫn và tích hợp các linh kiện thụ động cung cấp các giải pháp tiện lợi cho nhiều ứng dụng. Hiện nay, nhiều thiết bị IC và MEMS đã áp dụng các công nghệ này. Sử dụng các công nghệ này, các thiết bị có thể được đóng gói và kiểm tra ở cấp độ wafer, sau đó là các quy trình cắt lát tiếp theo. Thông thường, công nghệ đóng gói tiên tiến liên quan đến các quy trình màng dày từ 5 đến 100 μm, chẳng hạn như phủ keo dày bằng phương pháp quay ly tâm, phơi sáng đồng đều lớp keo dày với các gợn sóng lớn trên bề mặt và thu được các thành bên của lớp keo dày rất dốc. Hệ thống phơi sáng toàn trường có độ phóng đại bằng nhau là một giải pháp thiết bị có thể đáp ứng nhu cầu này. Sản lượng cao và chi phí tự căn chỉnh thấp làm cho nó trở thành hệ thống cạnh tranh nhất cho máy khắc quang học trong lĩnh vực in thạch bản màng dày.

Các quy trình đóng gói ở cấp độ wafer bao gồm mạ kim loại, quang khắc, lắng đọng chất điện môi và phủ màng mỏng chất cản quang bằng phương pháp quay ly tâm, lắng đọng chất hàn và hàn nóng chảy. Quá trình tạo hình thường bao gồm việc sử dụng nhiều lớp kim loại để tạo ra lớp mạ kim loại dưới chân tiếp xúc (UBM) đóng vai trò là lớp nền cho các chân tiếp xúc. Độ dẫn điện của kết nối giữa các chân tiếp xúc và wafer phải rất tốt, và lớp thụ động hóa cũng như lớp kim loại dưới các chân tiếp xúc phải có độ bám dính tốt. Quy trình chuẩn của việc tạo hình chất cản quang bao gồm làm sạch, phủ keo, nung sơ bộ, chiếu sáng, nung sau, phát triển và làm cứng màng. Mỗi bước trong quy trình cần xác định một tập hợp các thông số, sẽ ảnh hưởng đến các quy trình tiếp theo. Sau khi chất cản quang được tạo hình, các lỗ được lấp đầy bằng chất hàn hoặc vàng thông qua mạ điện hoặc bay hơi. Bước tiếp theo là loại bỏ chất cản quang và thực hiện quá trình hàn nóng chảy trong lò để chuyển đổi các chân tiếp xúc hình cột thành các chân tiếp xúc hình cầu.

Sacco Micro SLKOR sản phẩm bóng bán dẫn PNP

Một lớp phủ quang trở dày sẽ còn lại trên chip như một lớp mặt nạ để tạo khuôn siêu nhỏ cho các mối hàn kim loại. Lớp phủ phân phối lại có thể được tích hợp vào mẫu bump hoặc làm kết nối giữa các pad ngoại vi và các mảng pad phân bố theo diện tích được làm từ màng polysilicon dày từ 5 đến 100 μm với các đặc tính điện, hóa học, cơ học và nhiệt khác nhau. Việc cách ly các đường dẫn vùng phân phối lại đòi hỏi các vật liệu có độ bền cao, độ ổn định nhiệt cao và hệ số cách điện thấp. Những vật liệu này đã được phát triển thành công. Một loại vật liệu được gọi là polyimide (chẳng hạn như dòng PI do DuPont phát triển), và vật liệu cách điện khác là Cyclotene (BCB) của Dow Chemicals ở Hoa Kỳ. PI và BCB được sử dụng rộng rãi trong đóng gói bump chip lật và các quy trình đóng gói khác.

Khuôn mẫu vi mô sử dụng các miếng đệm, gờ và lớp kim loại dưới lớp cản quang dày có thể đáp ứng các nhu cầu khác nhau trong công nghệ in 3D tại chỗ (WLP). Mặc dù các vật liệu mạ kim loại thường được sử dụng là thiếc-chì, vàng và đồng, nhưng một số vật liệu khác cũng có thể được sử dụng. Các vật liệu được sử dụng trong các ứng dụng tiêu chuẩn yêu cầu khả năng truyền tải đồ họa độ phân giải cao và đặc tính dễ bóc tách. Nhiều ứng dụng thực tế yêu cầu độ dày lớp cản quang vượt quá 100μm. Để đạt được độ dày như vậy, các nhà sản xuất phát triển các vật liệu phủ phù hợp.

Để đáp ứng những nhu cầu này, các nhà sản xuất đã phát triển các vật liệu và thiết bị xử lý tương ứng. Nhiều vật liệu có thể tạo ra lớp phủ quang trở "mỏng" (tức là 2-10 μm) trên thiết bị xử lý bán dẫn tiêu chuẩn. Các chất quang trở AZP4330 (Tập đoàn Vật liệu Điện tử Anzhi) và Shipley's 955 (Công ty Rohm & Haas/Công ty Shipley) được sử dụng để đạt được độ dày màng quang trở từ 5 đến 100 μm. Có thể tạo ra lớp phủ quang trở với độ dày màng 25 μm bằng quy trình phủ nhiều lớp, nhưng điều này sẽ làm tăng thời gian và chi phí sản xuất. AZ P4620 và SPR 220 có thể đạt được độ dày 25 μm trong một lớp duy nhất. Đối với các lớp phủ dày hơn, sự lựa chọn vật liệu và độ dày trở nên hạn chế hơn. Có nhiều lợi ích về chi phí khi sử dụng phương pháp lắng đọng một lớp để đạt được lớp phủ quang trở mong muốn. Do đó, việc phát triển các vật liệu quang trở với độ dày một lớp từ 50 μm trở lên là rất cần thiết. Các vật liệu như JSR THB-611P và AZPLP100XT của Anzhi Electronic Materials Group có thể tạo ra lớp phủ quang trở đơn với độ dày từ 60 μm trở lên. Các nghiên cứu gần đây chủ yếu sử dụng AZ9260 để tạo ra lớp phủ quang trở đơn dày 65 μm và sử dụng AZ50XT để tạo ra lớp phủ quang trở đơn dày 100 μm.

Quy trình tạo màng dày có một số yêu cầu đặc biệt đối với hệ thống. Hệ thống căn chỉnh phải có khả năng nhận diện đồng nhất mẫu hình học làm dấu căn chỉnh trên toàn bộ phạm vi độ dày keo và chiều cao cụ thể của bề mặt wafer. Vì nguồn chiếu sáng sử dụng ánh sáng song song để chiếu sáng mà không cần dựa vào tiêu điểm, nên điều này có thể đạt được bằng cách sử dụng máy quang khắc tiếp xúc kết hợp với nguyên lý chiếu sáng bóng. Các yêu cầu của quy trình quang khắc đối với máy chiếu sáng căn chỉnh mặt nạ tiếp xúc bao gồm: cường độ cao, độ đồng nhất cao, bước sóng ánh sáng UV phù hợp với bước sóng nhạy cảm của chất cản quang, độ chính xác căn chỉnh dưới micromet và khoảng cách chính xác, có thể điều khiển và nhất quán giữa mặt nạ và wafer trong quá trình chiếu sáng.

Công nghệ NanoAlign của EVG được thiết kế với độ chính xác và độ phân giải căn chỉnh cao nhất cùng chi phí sử dụng thấp nhất để làm nổi bật những ưu điểm của công nghệ chiếu xạ toàn trường. Hiện nay, tất cả các máy chiếu xạ của công ty đều đã áp dụng công nghệ này. Mục tiêu của nó bao gồm kiểm soát sai lệch chủ động và độ phân giải căn chỉnh động dưới 100 nm. Thiết bị của hãng bao gồm thiết bị phủ keo chuyên dụng và máy chiếu xạ tiếp xúc/cận cảnh được cải tiến từ các mẫu tiêu chuẩn. Các máy chiếu xạ EVG6200 Infinity 200 mm và EVG IQ Aligner 300 mm mới nhất có tính linh hoạt cao và giao diện thân thiện với người dùng, có thể đáp ứng đầy đủ nhu cầu sản xuất công nghiệp các tấm wafer φ200 mm và φ300 mm yêu cầu quy trình phủ keo dày.

Làm mỏng wafer

Công nghệ làm mỏng chip đóng vai trò quan trọng trong công nghệ đóng gói chip xếp chồng vì nó giảm chiều cao lắp đặt gói và cho phép xếp chồng các chip mà không làm tăng chiều cao tổng thể của hệ thống chip xếp chồng. Thẻ thông minh và RFID là những ứng dụng chip đơn mỏng nhất, là một phần quan trọng của yêu cầu về wafer mỏng. Chip mỏng hơn giúp tăng độ tin cậy của chu kỳ nhiệt và hỗ trợ các sản phẩm mỏng. Tuy nhiên, độ mỏng của chip phụ thuộc vào đường kính wafer và quy trình WLP (Wwax Level Packaging). Lý do là bề mặt wafer mỏng dễ bị hư hại, gây ra các vết nứt nhỏ và làm vỡ wafer trong các thao tác tiếp theo. Vì mài mặt sau của wafer là bước cuối cùng của quy trình xử lý wafer, nên mức độ cần làm mỏng wafer bị giới hạn bởi quy trình WLP. Do đó, đóng gói ở cấp độ wafer được coi là một phần mở rộng của quy trình wafer, và phạm vi áp dụng của các bước quy trình đóng gói cần được xem xét khi thiết kế quy trình wafer.

Sự không phù hợp về hệ số giãn nở nhiệt giữa silicon và chất nền gắn kết là một nguyên nhân quan trọng gây ra hiện tượng hỏng hóc do mỏi của các mối hàn trong quá trình thử nghiệm chu kỳ nhiệt và sử dụng thực tế. Ngoài ra, sự hỏng hóc này cũng liên quan chặt chẽ đến độ bền của từng thành phần. Chip càng mỏng, độ dẻo càng cao, và khả năng chống mỏi của mối hàn càng được cải thiện. Do đó, làm mỏng tấm wafer và do đó giảm độ dày của chip cũng là một trong những biện pháp quan trọng để cải thiện độ tin cậy của các mối hàn. Làm mỏng tấm wafer trước khi xử lý đóng gói cấp wafer có thể dễ làm biến dạng hoặc thậm chí làm vỡ tấm wafer, điều này không mong muốn. Làm mỏng tấm wafer sau khi quá trình đóng gói cấp wafer hoàn tất là một phương pháp tốt hơn, nhưng khó thực hiện. Công nghệ và thiết bị làm mỏng wafer cho sản xuất đóng gói cấp wafer đang được phát triển.

Ưu điểm của đóng gói cấp độ wafer

Công nghệ đóng gói cấp wafer dựa trên công nghệ BGA và là một phiên bản cải tiến của CSP, phản ánh đầy đủ những ưu điểm kỹ thuật của cả BGA và CSP. Nó có nhiều ưu điểm độc đáo:

① Hiệu quả xử lý bao bì cao, được sản xuất hàng loạt dưới dạng tấm mỏng;

② Nó có những ưu điểm của bao bì dạng lật, tức là nhẹ, mỏng, ngắn và nhỏ;

③Chi phí xây dựng các cơ sở sản xuất đóng gói cấp wafer thấp, và thiết bị sản xuất cấp wafer có thể được sử dụng tối đa mà không cần đầu tư xây dựng thêm dây chuyền sản xuất đóng gói khác;

④ Việc thiết kế chip và thiết kế bao bì ở cấp độ wafer có thể được xem xét và thực hiện đồng thời, điều này sẽ nâng cao hiệu quả thiết kế và giảm chi phí thiết kế;

⑤ Trong toàn bộ quy trình đóng gói cấp độ wafer từ sản xuất chip, đóng gói đến vận chuyển sản phẩm đến người dùng, các khâu trung gian được giảm thiểu đáng kể và chu kỳ được rút ngắn rất nhiều, điều này chắc chắn sẽ dẫn đến giảm chi phí;

⑥ Chi phí đóng gói cấp độ wafer có liên quan mật thiết đến số lượng chip trên mỗi wafer. Càng nhiều chip trên một wafer, chi phí đóng gói cấp độ wafer càng thấp. Đóng gói cấp độ wafer là loại đóng gói nhỏ nhất với chi phí thấp. Công nghệ đóng gói cấp độ wafer là công nghệ đóng gói chip sản xuất hàng loạt thực sự.

Ưu điểm của WLP là công nghệ đóng gói chip quy mô nhỏ (CSP) phù hợp với các mạch tích hợp nhỏ hơn. Nhờ sử dụng công nghệ đóng gói song song và kiểm tra điện tử ở cấp độ wafer, nó có thể giảm đáng kể diện tích chip trong khi tăng sản lượng. Vì các thao tác song song được sử dụng cho các kết nối chip ở cấp độ wafer, chi phí cho mỗi I/O có thể được giảm đáng kể. Ngoài ra, việc áp dụng các quy trình kiểm tra cấp độ wafer đơn giản hóa sẽ giúp giảm chi phí hơn nữa. Đóng gói cấp độ wafer có thể được sử dụng để đóng gói và kiểm tra chip ở cấp độ wafer.

Xu hướng phát triển của công nghệ đóng gói cấp wafer

Công nghệ đóng gói cấp wafer phải nỗ lực giảm chi phí, liên tục nâng cao độ tin cậy và mở rộng ứng dụng trong các IC kích thước lớn. Về công nghệ bi hàn, công nghệ bi hàn không chì và công nghệ bi hàn hàm lượng chì cao sẽ được phát triển. Với sự mở rộng liên tục kích thước wafer IC và sự tiến bộ của công nghệ chế tạo, các nhà sản xuất IC sẽ nghiên cứu và phát triển thế hệ công nghệ đóng gói cấp wafer mới. Thế hệ công nghệ này không chỉ đáp ứng nhu cầu của wafer φ300 mm mà còn thích ứng với các yêu cầu gần đây của công nghệ dây dẫn đồng và công nghệ điện môi lớp xen kẽ có hằng số điện môi thấp. Ngoài ra, còn có yêu cầu cải thiện khả năng chịu dòng điện và chịu nhiệt của công nghệ đóng gói cấp wafer. Công nghệ WLBI (kiểm tra và lão hóa cấp wafer) cũng là một chủ đề quan trọng cần được nghiên cứu. Công nghệ WLBI là tiến hành kiểm tra điện và lão hóa trực tiếp trên wafer IC, có ý nghĩa rất lớn trong việc đơn giản hóa quy trình và giảm chi phí sản xuất cho công nghệ đóng gói cấp wafer.

Sacco Micro SLKOR Sản phẩm điốt Schottky

Kết luận

Công nghệ đóng gói cấp wafer là công nghệ đóng gói chip sản xuất hàng loạt với chi phí thấp. Đóng gói cấp wafer có kích thước tương đương với một con chip và là thiết bị gắn bề mặt siêu nhỏ (SMAT) nhỏ nhất. Nhờ một loạt ưu điểm, công nghệ đóng gói cấp wafer đang phát triển mạnh mẽ do nhu cầu thu nhỏ và giảm chi phí của các thiết bị điện tử hiện đại. Hiện nay, công nghệ đóng gói cấp wafer thường phù hợp với các chip kích thước nhỏ có số lượng I/O thấp. Ngành công nghiệp cũng cần phát triển các công nghệ mới để giảm chi phí sản xuất và phát triển công nghệ đóng gói cấp wafer cho các chip kích thước lớn và công nghệ đóng gói cấp wafer mảng bi hàn có bước pitch nhỏ.

Khi lựa chọn loại bao bì cho các thiết bị điện tử hiện đại, điều quan trọng là phải đáp ứng các yêu cầu thiết kế đồng thời giảm thiểu chi phí. Công nghệ đóng gói cấp wafer hiện nay chỉ là một loại bao bì thay thế. Vẫn còn rất nhiều việc phải làm để đưa công nghệ đóng gói cấp wafer trở thành công nghệ sản xuất chủ đạo cho các sản phẩm có số lượng lớn và đa dạng trong tương lai. Việc kết hợp thiết kế chip bán dẫn và bao bì WLP chắc chắn sẽ mang lại lợi ích cho việc bố trí các thiết bị WLP và cải thiện hiệu suất thiết bị. Trong WLP, vì các bước đóng gói của tất cả các thiết bị trên wafer được thực hiện đồng thời, nên việc xử lý theo lô có thể giảm chi phí đóng gói. (Bài viết này được trích từ "Thiết bị chuyên dụng cho ngành công nghiệp điện tử")

Tệp đính kèm: Sự khác biệt giữa Fan-in và Fan-out

Xét về đặc điểm kỹ thuật, đóng gói cấp wafer (WLP) chủ yếu được chia thành hai loại: Fan-in và Fan-out. Đóng gói WLP truyền thống chủ yếu sử dụng loại Fan-in và được dùng cho các IC có số lượng chân thấp. Tuy nhiên, khi số lượng chân tín hiệu đầu ra của IC tăng lên, yêu cầu về khoảng cách giữa các chân (Ball Pitch) trở nên khắt khe hơn. Ngoài ra, việc chế tạo bảng mạch in (PCB) đòi hỏi phải điều chỉnh kích thước sau khi đóng gói IC và vị trí của các chân tín hiệu đầu ra. Do đó, nhiều loại đóng gói WLP mới như Fan-out phân tán và Fan-in kết hợp Fan-out đã được phát triển. Quy trình sản xuất thậm chí còn khác biệt so với khái niệm đóng gói WLP truyền thống.

Theo ông Zhou Xiaoyang, Chủ tịch Amkor Trung Quốc: Kích thước chip sử dụng kiểu đóng gói Fan-in tương đương với kích thước sản phẩm trên mặt phẳng hai chiều, và chip có đủ diện tích để chứa tất cả các giao diện I/O. Khi kích thước chip không đủ để chứa tất cả các giao diện I/O, cần phải sử dụng kiểu đóng gói Fan-out. Tất nhiên, kiểu Fan-out thông thường cũng bổ sung thêm các linh kiện chủ động và/hoặc thụ động để tạo thành một SIP đồng thời mở rộng diện tích.

Trước tiên, hãy nói về kiểu quạt vào.

Theo báo cáo của Mammes Consulting, công nghệ đóng gói dạng quạt (fan-in packaging) đã được ứng dụng thành công và phát triển ổn định trong hơn mười năm qua. Công nghệ này vẫn hấp dẫn cho đến ngày nay nhờ sự kết hợp độc đáo giữa kích thước đóng gói nhỏ nhất và chi phí thấp. Với những ưu điểm này, nó đã dần thâm nhập vào thị trường thiết bị cầm tay và máy tính bảng, vốn đòi hỏi kích thước nhỏ gọn, và vẫn duy trì sức sống mạnh mẽ trong các lĩnh vực thiết bị này. Ước tính hơn 90% công nghệ đóng gói dạng quạt hiện đang được sử dụng trong lĩnh vực điện thoại di động. Nói về ứng dụng của công nghệ đóng gói dạng quạt, hơn 30% tổng số thiết bị được đóng gói trong các điện thoại thông minh cao cấp hiện nay sử dụng công nghệ này. Do đó, công nghệ đóng gói dạng quạt vẫn đang trong thời kỳ hoàng kim của mình trong lĩnh vực điện thoại di động.

Mặc dù tốc độ tăng trưởng của công nghệ đóng gói fan-in cho đến nay vẫn ổn định, nhưng những thay đổi trong thị trường bán dẫn toàn cầu và sự gia tăng những bất ổn trong các ứng dụng tương lai chắc chắn sẽ ảnh hưởng đến triển vọng của công nghệ này. Khi tốc độ tăng trưởng lượng xuất xưởng điện thoại thông minh giảm từ 35% năm 2013 xuống còn 8% năm 2016, và con số này dự kiến ​​sẽ tiếp tục giảm xuống 6% vào năm 2020, việc ứng dụng công nghệ đóng gói fan-in, dẫn đầu bởi thị trường điện thoại thông minh, đang ngày càng trở nên bão hòa. Mặc dù tốc độ tăng trưởng cao được kỳ vọng không mấy lạc quan, nhưng điện thoại thông minh vẫn là động lực chính cho sự phát triển của ngành công nghiệp bán dẫn, và lượng xuất xưởng điện thoại thông minh dự kiến ​​sẽ đạt 2 tỷ chiếc vào năm 2020.

Hiện nay, các thiết bị đóng gói fan-in chủ yếu là các linh kiện tích hợp WiFi/BT (mạng LAN không dây, Bluetooth), bộ thu phát, PMIC (mạch tích hợp quản lý nguồn) và bộ chuyển đổi DC/DC (chiếm khoảng 50% tổng số), cũng như nhiều thiết bị kỹ thuật số, tương tự và tín hiệu hỗn hợp khác bao gồm MEMS và cảm biến hình ảnh. Thách thức lớn nhất mà công nghệ đóng gói fan-in có thể phải đối mặt trong tương lai có thể là việc tích hợp các chức năng của thiết bị vào bao bì cấp hệ thống. Hình dưới đây cho thấy tác động của sự tăng trưởng bao bì cấp hệ thống đến lượng hàng xuất xưởng của bao bì fan-in. Tỷ lệ tăng trưởng kép hàng năm tổng thể của nó đã giảm từ 9% xuống 6%. Báo cáo này cung cấp phân tích chi tiết về sự tăng trưởng của bao bì hệ thống trong gói và tác động của nó đến bao bì fan-in.

Đối với thị trường đóng gói dạng quạt (fan-in), số liệu thống kê năm 2015 cho thấy việc thuê ngoài dịch vụ đóng gói và kiểm thử bán dẫn chiếm thị phần lớn, bao gồm cả nhà sản xuất IDM (TI, Texas Instruments) và các xưởng đúc (TSMC). STATS ChipPAC đã có bước phát triển vượt bậc sau khi được JCET mua lại. Về phía thiết kế, Qualcomm và Broadcom chiếm 50% toàn bộ thị trường đóng gói dạng quạt.

Về công nghệ đóng gói, trong vài năm gần đây, thị trường chủ yếu tập trung vào phát triển công nghệ đóng gói wafer dạng fan-out. Tuy nhiên, công nghệ đóng gói dạng fan-in cũng đã vạch ra con đường và lộ trình phát triển riêng. Bên cạnh việc mở rộng hơn nữa, nó còn có thể mang đến các loại công nghệ tiên tiến khác, chẳng hạn như bảo vệ khuôn sáu mặt. Báo cáo này cung cấp phân tích chi tiết về hai lộ trình công nghệ đóng gói fan-in: một dành cho sản xuất hàng loạt (HVM) và một dành cho giai đoạn sẵn sàng sản xuất. Lộ trình bao gồm bộ đếm I/O, L/S, khoảng cách giữa các chân, độ dày gói, kích thước, v.v. Ngoài ra, báo cáo này cũng phân tích công nghệ đóng gói fan-in từ góc độ sử dụng các nút công nghệ IC và mở rộng hơn nữa các thiết bị IC fan-in ở giai đoạn đầu. Mặc dù con đường sản xuất HVM của công nghệ đóng gói fan-in mở rộng chậm hơn so với công nghệ đóng gói fan-out, nhưng công nghệ đóng gói fan-in có khả năng đáp ứng các điều kiện mở rộng của hầu hết các loại đóng gói fan-out và có lộ trình phát triển sẵn sàng sản xuất khả dụng.

Tiếp theo, chúng ta hãy nói về kiểu phân nhánh.

Phương pháp đóng gói fan-out sử dụng kỹ thuật kéo dây, tương đối rẻ; phương pháp đóng gói fan-out WLP cho phép đóng gói nhiều loại chip khác nhau tương tự như quy trình WLP, tương đương với việc giảm một lớp đóng gói. Nếu đóng gói nhiều chip, điều này tương đương với việc loại bỏ đóng gói nhiều lớp, giúp giảm chi phí cho khách hàng. Yếu tố duy nhất ảnh hưởng đến chi phí IC lúc này là kích thước chip.

Từ năm 2013, các nhà máy đóng gói và kiểm thử lớn trên toàn thế giới đã tích cực mở rộng năng lực sản xuất FOWLP, chủ yếu để đáp ứng các yêu cầu chi phí khắt khe của thị trường điện thoại thông minh tầm trung và giá rẻ. Do FOWLP không cần sử dụng vật liệu bảng mạch mang, nên có thể tiết kiệm gần 30% chi phí đóng gói, đồng thời độ dày bao bì cũng mỏng hơn, giúp nâng cao khả năng cạnh tranh của sản phẩm các nhà sản xuất chip.

Một báo cáo từ Memes Consulting cho thấy năm 2016 là một bước ngoặt trong thị trường đóng gói fan-out. Sự tham gia của Apple và TSMC đã thay đổi tình trạng ứng dụng của công nghệ này và có thể khiến thị trường dần dần chấp nhận công nghệ đóng gói fan-out. Thị trường đóng gói fan-out sẽ được chia thành hai loại:

- Thị trường "cốt lõi" cho bao bì fan-out, bao gồm các ứng dụng chip đơn như baseband, quản lý nguồn và bộ thu phát RF. Thị trường này là lĩnh vực ứng dụng chính cho các giải pháp đóng gói cấp wafer fan-out và sẽ duy trì xu hướng tăng trưởng ổn định.

- Thị trường "mật độ cao" cho bao bì fan-out bắt đầu với APE của Apple, bao gồm bộ xử lý, bộ nhớ và các ứng dụng khác với khối lượng dữ liệu đầu vào và đầu ra lớn hơn. Thị trường này có nhiều biến động và đòi hỏi các giải pháp tích hợp mới cũng như các giải pháp bao bì fan-out hiệu suất cao. Tuy nhiên, thị trường này có tiềm năng rất lớn.

Do công nghệ đóng gói fan-out có tiềm năng rất lớn đối với các thị trường "mật độ cao" và các thị trường "cốt lõi" với tốc độ tăng trưởng ổn định, chuỗi cung ứng trong lĩnh vực này dự kiến ​​sẽ đầu tư mạnh vào khả năng đóng gói fan-out. Một số nhà sản xuất đã có thể cung cấp dịch vụ đóng gói fan-out ở cấp độ wafer, nhưng nhiều nhà sản xuất khác vẫn đang trong giai đoạn phát triển nền tảng đóng gói fan-out để gia nhập thị trường này và mở rộng danh mục sản phẩm của họ.

Ngoài TSMC, STATS ChipPAC (Singapore STATS ChipPAC) sẽ tận dụng sự hỗ trợ của JCET (Jiangsu Changdian Technology) để đầu tư hơn nữa vào phát triển công nghệ đóng gói fan-out (đầu năm 2015, Jiangsu Changdian Technology đã mua lại Singapore STATS ChipPAC với giá 780 triệu USD); ASE (ASE Group) đã thiết lập mối quan hệ hợp tác sâu rộng với Deca Technologies (tháng 5 năm 2016, Deca Technologies nhận được khoản đầu tư 60 triệu USD từ ASE Group, và ASE Group đã có được công nghệ đóng gói cấp wafer fan-out dòng M và giấy phép quy trình của Deca Technologies); Amkor (Ankor Technology), SPIL (Silicon Products Technology) và Powertech (Powertech) đang hướng tới sản xuất hàng loạt trong tương lai và đang trong giai đoạn phát triển công nghệ đóng gói fan-out. Samsung dường như đang tụt hậu trong việc quyết định cách thức cạnh tranh.

Về quy mô thị trường, bao bì dạng quạt duy trì tốc độ tăng trưởng kép hàng năm là 56%, điều này sẽ mang lại triển vọng rộng mở cho các nhà sản xuất bao bì và thiết bị kiểm thử trong tương lai.

Tuy nhiên, công nghệ mới này vẫn sẽ phải đối mặt với nhiều thách thức lớn trong tương lai. Ông Zhou Xiaoyang, chủ tịch của Amkor Trung Quốc, cho biết công nghệ Fan-out sẽ có nhu cầu lớn trong các lĩnh vực ứng dụng đòi hỏi kích thước nhỏ hơn, mỏng hơn và tốc độ nhanh hơn. Chi phí hiện tại của công nghệ Fan-out còn khá cao và cần được tối ưu hóa kỹ thuật hơn nữa. Bên cạnh công nghệ dựa trên wafer, nhiều nhà sản xuất cũng đang phát triển công nghệ dựa trên tấm panel.

Hiện nay, TSMC cũng là một trong những nhà tiên phong chính trong công nghệ Fan-out, trong khi Amkor và các công ty đóng gói và kiểm thử lớn khác cũng có những dạng công nghệ Fan-out độc đáo khác nhau. Nói một cách tương đối, công nghệ Fan-out hiện nay chưa thực sự hoàn thiện, và năng suất cũng như độ tin cậy cần được cải thiện hơn nữa.

Lưu ý: Bài viết này được sao chép từ Internet và nhằm mục đích bảo vệ quyền sở hữu trí tuệ. Vui lòng ghi rõ nguồn và tác giả khi đăng lại. Nếu phát hiện vi phạm bản quyền, vui lòng liên hệ với chúng tôi để gỡ bỏ.

Số điện thoại công ty: +86-0755-83044319
Số fax: +86-0755-83975897
Email: 1615456225@qq.com
QQ: 3518641314 Quản lý Li

QQ: 332496225 Quản lý Qiu

Địa chỉ: Phòng 809, Tòa nhà C, Tòa nhà Công nghệ Zhantao, Số 1079 Đại lộ Minzhi, Khu Longhua Mới, Thâm Quyến