Traditionnellement, la connexion électrique entre la puce CI et l'extérieur est réalisée par des fils métalliques reliant les E/S de la puce au support du boîtier, via des liaisons et les broches du boîtier. Avec la miniaturisation des puces CI et l'augmentation du niveau d'intégration, l'espacement des E/S diminue tandis que leur nombre croît. Lorsque cet espacement descend en dessous de 70 µm, la technologie de liaison par fils devient inapplicable et de nouvelles approches techniques doivent être recherchées. La technologie d'encapsulation au niveau de la plaquette utilise des procédés de redistribution en couches minces pour répartir les E/S sur toute la surface de la puce CI, et non plus seulement en périphérie. Elle résout ainsi le problème de la connexion électrique des puces E/S haute densité à pas fin.

Parmi les nombreuses technologies d'encapsulation émergentes, l'encapsulation au niveau de la plaquette (WLI) est la plus innovante et suscite un vif intérêt à l'échelle mondiale. Elle symbolise des avancées révolutionnaires dans le domaine. La WLI utilise des plaquettes de silicium comme support de traitement. De nombreuses puces sont encapsulées, vieillies, testées, puis découpées en dispositifs individuels sur la plaquette. Elle permet de réduire la taille du boîtier à celle d'une puce et de diminuer considérablement les coûts de production. Dès son apparition, la WLI a bénéficié d'un engouement considérable, connaissant un développement rapide et de nombreuses applications. Dans les appareils portables tels que les téléphones mobiles, les EPROM, les IPD (composants passifs intégrés), les puces analogiques et autres composants encapsulés au niveau de la plaquette sont largement utilisés. Le nombre de catégories d'appareils utilisant cette technologie ne cesse de croître, et la WLI est une technologie émergente en plein essor.

In order to improve the applicability of wafer-level packaging and expand its application scope, people are researching and developing various new technologies while solving problems that arise during the industrialization process, and conducting research on the current status, application, and development of wafer-level packaging technology.

Wafer level packaging

The initial germination of WLP was driven by the manufacturing of low-speed I/O (low-I/O) and low-speed transistor components for mobile phones, such as passive on-chip sensors and power transmission ICs. Currently, WLP is in the development stage. Driven by applications such as Bluetooth, GPS (global positioning system) components, and sound cards, demand is gradually growing. When it reaches the 3G mobile phone production stage, it is expected that a variety of new mobile phone content applications will become another growth driver for WLP, including TV tuners, FM transmitters and stack memories. As storage device manufacturers begin to gradually implement WLP, it will lead to paradigm changes in the entire industry.

Actuellement, la technologie d'encapsulation au niveau de la plaquette est largement utilisée dans des domaines tels que la mémoire flash, l'EEPROM, la DRAM haute vitesse, la SRAM, les pilotes LCD, les dispositifs radiofréquences, les dispositifs logiques, les dispositifs de gestion de l'alimentation/des batteries et les composants analogiques (régulateurs de tension, capteurs de température, contrôleurs, amplificateurs opérationnels, amplificateurs de puissance). L'encapsulation au niveau de la plaquette repose principalement sur deux technologies fondamentales : la redistribution de film et la formation de plots. La première permet de convertir les zones de soudure périphériques de la puce en plots de soudure disposés en réseau planaire sur sa surface. La seconde permet de créer des plots sur les pastilles de soudure afin de former un réseau de billes de soudure.

Redistribution en couche mince WL-CSP

La redistribution membranaire WL-CSP est le procédé le plus couramment utilisé aujourd'hui. Grâce à son faible coût, il répond parfaitement aux exigences de fiabilité des applications grand volume au niveau des cartes électroniques portables. Comme pour les autres procédés de redistribution de couches minces (WLP), les plaquettes WL-CSP sont toujours fabriquées selon des procédés conventionnels. Avant leur envoi au fournisseur WLP, les plaquettes sont testées afin de classifier les circuits et d'établir les schémas des circuits qualifiés. Avant la redistribution, la configuration du dispositif doit être évaluée pour vérifier si la plaquette est adaptée à cette technique.

Dans un procédé de redistribution typique, les billes de soudure finales sont disposées en matrice. Ce procédé utilise le BCB comme couche diélectrique de redistribution, le cuivre comme métal de connexion, la pulvérisation cathodique pour déposer la couche métallique inférieure (UBM) et la sérigraphie pour déposer la pâte à braser et effectuer le refusion. Le processus de dépôt de la couche métallique inférieure est crucial pour limiter les réactions chimiques intermétalliques et améliorer la fiabilité des interconnexions. 

Le processus de redistribution consiste à réorganiser les pastilles d'E/S à la surface du dispositif. La figure 3 illustre cette redistribution sur une mémoire flash collée. Comme on peut le constater, les pastilles d'origine situées sur les quatre faces de la puce sont transformées en un réseau de microbilles. Dans cet exemple, deux couches diélectriques sont utilisées à la surface du dispositif, avec une couche de métallisation de redistribution intercalée entre elles afin de modifier la distribution des E/S. Après ce processus, des microbilles de soudure sont déposées par électrolyse, et la puce devient un produit WLP (Wide-Limited Plate).

L'inconvénient de la redistribution des plots de connexion filaire dans des plots de billes de soudure réside dans le fait que le produit WLP résultant risque de ne pas être optimal en termes de conception, de construction ou de coût de fabrication. Cependant, une fois sa faisabilité technique démontrée, le circuit peut être repensé afin d'éliminer cette redistribution externe. Cette approche fait désormais consensus. À cette fin, une procédure de détermination biphasique a été spécifiquement définie. Les évolutions futures pourraient consister en l'intégration de couches de redistribution au sein de la dernière couche métallique de la puce, ou en une nouvelle conception des lignes de signal les plus courtes afin d'améliorer les performances.

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La refonte peut nécessiter l'ajout de nouveaux outils logiciels. Les lignes de signal, d'alimentation et de masse repensées sont très peu coûteuses à construire car elles éliminent les étapes de redistribution supplémentaires et les processus associés. Les polymères sont utilisés pour la planarisation des plaquettes de silicium, assurant ainsi la protection nécessaire des puces, et comme revêtements de surface standard. Pour la redistribution WLP en couches minces, l'approche WLP monocouche en polymère est une conception plus économique.

Fabrication de microbilles au niveau de la plaquette

Depuis sa création il y a 50 ans, le câblage par fils est considéré comme une technologie d'interconnexion polyvalente et fiable. Cependant, avec le développement rapide des communications mobiles, du commerce électronique sur Internet, des systèmes d'accès sans fil, du Bluetooth et du GPS, les téléphones mobiles sont devenus le principal moteur de croissance des mémoires haute densité. Ils remplacent les PC comme principal moteur technologique de ce secteur. La demande croissante de composants moins coûteux, plus compacts, plus rapides, avec une autonomie accrue, une meilleure dissipation thermique, des procédés de fabrication plus écologiques et une fiabilité accrue a incité les concepteurs à se tourner vers la technologie d'interconnexion par microbilles à retournement (flip-chip bump) pour remplacer le câblage par fils traditionnel.

Le principal moteur technique du développement de la technologie des microbilles d'étain-plomb réside dans la miniaturisation continue des composants. Avec la norme technologique de 130 nm, environ 30 % des puces logiques nécessitent cette technologie. Ce chiffre est passé à 60 % avec la norme de 90 nm. Enfin, lors du développement de la production en série de dispositifs de 65 nm, la demande en microbilles d'or a dépassé les 80 %.

La technologie WLP (Wafer-Level Chip Size Packaging) repose sur la technologie BGA et constitue une version améliorée et optimisée de la technologie CSP (Chip Size Packaging). On l'appelle également WLP-CSP. Elle tire pleinement parti des avantages techniques des technologies BGA et CSP et représente une avancée majeure dans le domaine de l'encapsulation. La technologie WLP utilise des procédés de fabrication en série, ce qui permet de réduire la taille du boîtier à celle des puces, de diminuer considérablement les coûts de production et d'intégrer l'encapsulation et la fabrication des puces. Cette intégration bouleverse la séparation traditionnelle entre les industries de la fabrication et de l'encapsulation des puces. C'est précisément en raison de son importance capitale que la technologie WLP a suscité un vif intérêt dès son apparition et a connu un développement fulgurant et une large diffusion.

Métallisation sous bossage (UBM)

In flip-chip interconnection, the UBM layer is the critical interface layer between the metal pads and gold or solder bumps on the IC. This layer is one of the key elements of flip-chip packaging technology and provides high-reliability electrical and mechanical connections to both the circuitry and solder bump aspects of the chip. The UBM layer between the bumps and I/O pads needs to have good enough adhesion to the metal pads and wafer passivation layers; protect the metal pads during subsequent process steps; maintain low contact resistance between the metal pads and bumps; serve as an effective diffusion barrier between the metal pads and bumps; and serve as a seed layer for solder bump or gold bump deposition.

La couche UBM est généralement obtenue par dépôt de plusieurs couches de métal sur toute la surface de la plaquette. Les techniques utilisées pour le dépôt de ces couches comprennent l'évaporation, le dépôt chimique en phase vapeur et la pulvérisation cathodique. Dans le domaine de l'encapsulation avancée, le bumpage de plaquettes est crucial, tant du point de vue du coût que de la technologie. Lors de la production de bumps sur plaquette, le dépôt de métal représente plus de 50 % du coût total. Les étapes de dépôt de métal les plus courantes sont le dépôt de la métallisation sous-bosses (UBM) et le dépôt des bosses elles-mêmes, généralement réalisé par électrodéposition.

Electroplating technology can achieve very narrow bump pitches and maintain high yields. Moreover, this technology has a wide range of applications and can produce bumps of different sizes, pitches and geometric shapes. Electroplating technology has been increasingly used in wafer bump production and has become the most practical solution.

First, the UBM layer is completed on the wafer. Thick glue is then deposited and exposed to light, forming a template for electroplating solder. After plating, the photoresist is removed and the exposed UBM layer is etched away. The last process is reflow to form solder balls. The detailed process steps for electroplating to produce microbumps are:

▲Evaporate/sputter the metal layer of the seed conductive layer on the wafer;
▲ Déposer par centrifugation une couche de photorésine sur la plaquette ;
▲Photolithography electrode window array pattern;
▲Plaquage du corps micro-intégré en métal à travers de petits trous dans la photorésine ;
▲Retirer la résine photosensible ;
▲Graver la couche conductrice exposée du cristal germe.
▲Coat a thick layer of photoresist on the metal inlay;
▲Graver des bosses en or ;
▲Etch away part of the thick glue to reveal the protruding part of the metal inlay;
▲Placage électrolytique de bosses en or ;
▲Deposit a very thin layer of Au or Cu on top of the inlay.

La coplanarité désigne l'homogénéité de la hauteur de toutes les microbilles sur la plaquette, une condition essentielle pour le procédé de report de puce. Lors de ce procédé, des variations de hauteur peuvent entraîner une répartition inégale des forces, la fragmentation de la puce et des coupures électriques. Une exigence typique pour la coplanarité des microbilles est que la différence de hauteur entre elles sur l'ensemble de la puce ne dépasse pas 5 µm.

Lithographie en couche épaisse

Wafer-level process technologies such as fine-pitch wafer bumping, lead pad redistribution and integrated passive components provide convenient solutions for many applications. Currently, many IC and MEMS devices have applied these technologies. Using these technologies, devices can be packaged and tested at the wafer level, followed by subsequent dicing processes. Usually advanced packaging technology involves thick film processes of 5 to 100 μm, such as thick glue spin coating, uniform exposure of thick glue with large undulations on the surface, and obtaining very steep thick glue sidewalls. The equal-magnification full-field exposure system is an equipment solution that can meet this demand. Its high output and low self-alignment cost make it the most competitive system for projection steppers in the field of thick film lithography.

Les procédés d'encapsulation au niveau de la plaquette comprennent la métallisation, la photolithographie, le dépôt diélectrique, le dépôt par centrifugation d'une couche épaisse de résine photosensible, le dépôt de soudure et le brasage par refusion. Le procédé de structuration consiste généralement à utiliser plusieurs couches de métal pour créer la couche de métallisation sous-bosses (UBM) qui sert de base aux plots. La conductivité de la connexion entre les plots et la plaquette doit être excellente, et la couche de passivation ainsi que la couche métallique sous les plots doivent présenter une bonne adhérence. Le flux de processus standard de structuration par résine photosensible comprend le nettoyage, le dépôt de colle, la précuisson, l'exposition, la postcuisson, le développement et le durcissement du film. Chaque étape du processus nécessite la définition d'un ensemble de paramètres, qui influenceront les étapes suivantes. Après la structuration de la résine photosensible, les trous sont remplis de soudure ou d'or par électrodéposition ou évaporation. L'étape suivante consiste à retirer la résine photosensible et à effectuer un processus de refusion dans un four pour transformer les plots colonnaires en plots sphériques.

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A thick coating of photoresist will remain on the chip as a mask for making micro-molds of metal solder joints. The redistribution coating can be retrofitted into a bump pattern or as a connection between perimeter pads and area-distributed pad arrays made from 5 to 100 μm thick polysilicon films with varying electrical, chemical, mechanical and thermal properties. Isolating the redistribution area traces requires materials with high strength, high thermal stability, and low insulation coefficients. These materials have been successfully developed. One type of material is called polyimide (such as the PI series developed by DuPont), and the other insulating material is Cyclotene (BCB) from Dow Chemicals in the United States. PI and BCB are widely used in flip chip bump packaging and other packaging processes.

Les moules à microstructures utilisant des plots, des bosses et des structures de couches métalliques sous-couches en photorésine épaisse répondent à différents besoins en impression 3D sans soudure. Bien que les matériaux de métallisation couramment utilisés soient l'étain-plomb, l'or et le cuivre, plusieurs autres matériaux peuvent également être employés. Les matériaux utilisés dans les applications standardisées requièrent un transfert graphique haute résolution et une facilité de décollement. De nombreuses applications pratiques nécessitent des épaisseurs de photorésine supérieures à 100 µm. Pour atteindre de telles épaisseurs, les fabricants développent des matériaux de revêtement adaptés.

Pour répondre à ces besoins, les fabricants ont développé des matériaux et des équipements de traitement adaptés. De nombreux matériaux permettent d'obtenir des revêtements de photorésine minces (2 à 10 µm) sur des équipements de traitement de semi-conducteurs standard. Les photorésines AZP4330 (Anzhi Electronic Materials Group) et Shipley 955 (Rohm & Haas Company/Shipley Company) permettent d'obtenir une épaisseur de film de 5 à 100 µm. Un revêtement de 25 µm d'épaisseur peut être obtenu par un procédé multicouche, mais cela augmente le temps et le coût de production. Les photorésines AZ P4620 et SPR 220 permettent d'atteindre une épaisseur de 25 µm en une seule couche. Pour les revêtements plus épais, le choix des matériaux et des épaisseurs est plus restreint. Le dépôt monocouche présente de nombreux avantages économiques pour obtenir le revêtement de photorésine souhaité. Il est donc essentiel de développer des photorésines permettant d'obtenir une épaisseur monocouche de 50 µm et plus. Des matériaux tels que le JSR THB-611P et l'AZPLP100XT d'Anzhi Electronic Materials Group permettent d'obtenir une monocouche de résine photosensible d'une épaisseur de 60 μm et plus. Des travaux de recherche récents utilisent principalement l'AZ9260 pour réaliser une monocouche de résine photosensible de 65 μm d'épaisseur et l'AZ50XT pour réaliser une monocouche de 100 μm d'épaisseur.

The thick film process has some special requirements for the system. The alignment system must be able to uniformly identify the geometric pattern as the alignment mark over the entire range of glue thickness and specific heights of wafer surface relief. Since the exposure source uses parallel light for exposure without relying on focus, it can be achieved by using a proximity lithography machine combined with the principle of shadow exposure. The requirements of the photolithography process for proximity mask alignment exposure machines include: high intensity, high uniformity, UV light wavelength consistent with the sensitive wavelength of the photoresist, sub-micron alignment accuracy, and an accurate, controllable and consistent gap between the mask and the wafer during the exposure process.

EVG's NanoAlign technology is designed with the highest alignment accuracy and resolution and the lowest cost of use to highlight the advantages of full-field exposure technology. Currently, all of his company's exposure machines have applied this technology. Its goals include active anomaly control and sub-100 nm dynamic alignment resolution. Its equipment includes specialized glue coating equipment and contact/proximity exposure machines modified from standard models. The latest 200 mm EVG6200 Infinity and 300 mm EVG IQ Aligner exposure machines have good flexibility and user-friendly interface, and can fully meet the industrial production of φ200 mm and φ300 mm wafers that require thick glue processes.

Amincissement des plaquettes

Chip thinning technology is crucial in stacked chip packaging technology because it reduces the package mounting height and allows chips to be stacked without increasing the overall height of the stacked chip system. Smart cards and RFID are the thinnest single-chip applications that are an important part of the thin wafer requirements. Thinner chips increase thermal cycle reliability and support thin products. However, how thin the chip is depends on the wafer diameter and the WLP process. The reason is that the thin wafer surface is prone to damage, causing micro-cracks, and causing the wafer to break during subsequent operations. Since wafer backside grinding is the final step of the wafer processing process, the extent to which the wafer needs to be thinned is limited by the WLP process. Therefore, wafer-level packaging is regarded as an extension of the wafer process, and the applicable scope of the packaging process steps should be taken into consideration when designing the wafer process.

Poor matching of thermal expansion coefficients between silicon and mounting substrate is an important reason for fatigue failure of packaged solder balls in thermal cycle tests and field use. In addition, this failure is also closely related to how strong each component is. The thinner the chip, the more flexible it will be, and the fatigue resistance of the solder ball will be improved. Therefore, thinning the wafer and thus reducing the chip thickness is also one of the important measures to improve the reliability of solder bumps. Thinning the wafer before wafer-level packaging processing can easily deform or even break the wafer, which is undesirable. Wafer thinning after wafer-level packaging processing is completed is a better method, but it is difficult to implement. Wafer and thinning technologies and equipment for wafer-level packaging manufacturing are under development.

Avantages de l'encapsulation au niveau de la plaquette

L'encapsulation au niveau de la plaquette est basée sur la technologie BGA et constitue une version améliorée de l'encapsulation CSP, tirant pleinement parti des avantages techniques des technologies BGA et CSP. Elle présente de nombreux avantages uniques :

① The packaging processing efficiency is high, and it is manufactured using a mass production process in the form of wafers;

② Il présente les avantages de l'emballage flip-chip, c'est-à-dire léger, mince, court et petit ;

③Le coût des installations de production d'emballage au niveau de la plaquette est faible, et les équipements de fabrication au niveau de la plaquette peuvent être pleinement utilisés sans avoir besoin d'investir dans la construction d'une autre ligne de production d'emballage ;

④The chip design and package design of wafer-level packaging can be considered uniformly and carried out simultaneously, which will improve design efficiency and reduce design costs;

⑤ In the entire process of wafer-level packaging from chip manufacturing, packaging to product shipment to users, the intermediate links are greatly reduced and the cycle is shortened a lot, which will inevitably lead to cost reduction;

⑥The cost of wafer-level packaging is closely related to the number of chips on each wafer. The more chips there are on a wafer, the lower the cost of wafer-level packaging. Wafer level packaging is the smallest low-cost package. Wafer-level packaging technology is a true mass production chip packaging technology.

The advantage of WLP is that it is a chip-scale packaging (CSP) technology suitable for smaller integrated circuits. Due to the use of parallel packaging and electronic test technology at the wafer level, it can significantly reduce the chip area while increasing output. Since parallel operations are used for chip connections at the wafer level, the cost of each I/O can be greatly reduced. In addition, adopting simplified wafer-level test procedures will further reduce costs. Wafer-level packaging can be used to package and test chips at the wafer level.

Development trends of wafer-level packaging technology

La technologie d'encapsulation au niveau de la plaquette (WLI) doit s'efforcer de réduire les coûts, d'améliorer continuellement la fiabilité et d'étendre son application aux circuits intégrés de grande taille. Concernant les billes de soudure, des technologies sans plomb et à haute teneur en plomb seront développées. Avec l'augmentation constante de la taille des plaquettes de circuits intégrés et les progrès des procédés de fabrication, les fabricants de circuits intégrés vont rechercher et développer une nouvelle génération de technologies WLI. Cette nouvelle génération devra non seulement répondre aux besoins des plaquettes de 300 mm de diamètre, mais aussi s'adapter aux exigences récentes en matière de câblage cuivre et de diélectriques intercalaires à faible constante diélectrique. De plus, il est nécessaire d'améliorer la capacité de l'encapsulation à gérer le courant et à résister à la température. La technologie WLBI (test et vieillissement au niveau de la plaquette) est également un sujet important qui mérite d'être étudié. La technologie WLBI consiste à effectuer des tests électriques et un vieillissement directement sur les plaquettes de circuits intégrés, ce qui est essentiel pour simplifier le processus de fabrication et réduire les coûts de production de l'encapsulation au niveau de la plaquette.

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Conclusion

La technologie d'encapsulation au niveau de la plaquette (WLC) est une technique d'encapsulation de puces à faible coût pour la production de masse. De la même taille qu'une puce, la WLC est le plus petit dispositif micro-composant monté en surface (CMS). Grâce à ses nombreux avantages, cette technologie connaît un développement rapide, porté par la demande croissante de miniaturisation et de réduction des coûts des appareils électroniques modernes. Actuellement, la WLC est généralement adaptée aux puces de petite taille avec un faible nombre d'entrées/sorties. L'industrie doit également développer de nouvelles technologies pour réduire les coûts de production et mettre au point l'encapsulation au niveau de la plaquette pour les puces de grande taille et l'encapsulation au niveau de la plaquette avec des matrices de billes de soudure à pas fin.

When selecting a package type for modern electronic devices, it is important to meet design requirements while minimizing cost. The current level of wafer-level packaging is only an alternative packaging type. There is still a lot of work to be done to make wafer-level packaging technology a mainstream manufacturing technology for large-volume and wide-ranging products in the future. Combining the design of semiconductor chips and WLP packages will undoubtedly bring benefits to the layout of WLP devices and improve device performance. In WLP, since the packaging steps of all devices on the wafer are performed simultaneously, batch processing can reduce packaging costs. (This article is excerpted from "Special Equipment for the Electronic Industry")

Attachment: The difference between Fan-in and Fan-out

Du point de vue des caractéristiques techniques, le packaging au niveau de la plaquette (WLP) se divise principalement en deux types : Fan-in et Fan-out. Le packaging WLP traditionnel est majoritairement de type Fan-in et est utilisé pour les circuits intégrés (CI) à faible nombre de broches. Cependant, à mesure que le nombre de broches de sortie des signaux des CI augmente, les exigences relatives au pas des billes (Ball Pitch) deviennent plus strictes. De plus, la conception des cartes de circuits imprimés (PCB) nécessite un ajustement de la taille du packaging post-CI et de la position des broches de sortie. Par conséquent, divers nouveaux types de packaging WLP, tels que le packaging diffusé (Fan-out) et le packaging Fan-in + Fan-out, ont été développés. Le processus de fabrication s'éloigne également du concept traditionnel du packaging WLP.

Selon Zhou Xiaoyang, président d'Amkor Chine : la taille de la puce utilisant un boîtier Fan-in correspond à celle du produit sur le plan bidimensionnel, et la puce dispose d'une surface suffisante pour intégrer toutes les interfaces d'E/S. Lorsque la taille de la puce est insuffisante, on utilise un boîtier Fan-out. Ce dernier nécessite l'ajout de composants actifs et/ou passifs pour former un SIP, tout en augmentant la surface disponible.

Commençons par le type à ventilateur intégré.

D'après un rapport de Mammes Consulting, la technologie d'emballage « fan-in » est utilisée avec succès et connaît une croissance constante depuis plus de dix ans. Elle reste attractive aujourd'hui grâce à sa combinaison unique de compacité et de faible coût. Forte de ces atouts, elle s'est progressivement imposée sur le marché des appareils portables et des tablettes, où la taille est un facteur déterminant, et y conserve une forte présence. On estime que plus de 90 % de la technologie d'emballage « fan-in » est actuellement utilisée dans le secteur de la téléphonie mobile. Concernant son application, plus de 30 % des smartphones haut de gamme utilisent désormais ce type d'emballage. Ainsi, la technologie d'emballage « fan-in » connaît toujours son apogée dans le secteur de la téléphonie mobile.

Bien que le rythme de croissance de la technologie d'encapsulation « fan-in » soit resté stable jusqu'à présent, l'évolution du marché mondial des semi-conducteurs et l'incertitude croissante quant aux applications futures auront inévitablement un impact sur ses perspectives d'avenir. La croissance des livraisons de smartphones ayant chuté de 35 % en 2013 à 8 % en 2016, et ce chiffre devant encore diminuer pour atteindre 6 % d'ici 2020, le marché des smartphones, principal moteur de la technologie d'encapsulation « fan-in », est de plus en plus saturé. Malgré des prévisions de croissance modestes, les smartphones demeurent le principal moteur du développement de l'industrie des semi-conducteurs, et leurs livraisons devraient atteindre 2 milliards d'unités en 2020.

Actuellement, les principaux dispositifs encapsulés en système intégré (fan-in) sont les composants intégrés WiFi/BT (réseau local sans fil, Bluetooth), les émetteurs-récepteurs, les circuits intégrés de gestion de l'alimentation (PMIC) et les convertisseurs CC/CC (représentant environ 50 % du total), ainsi que divers dispositifs numériques, analogiques et mixtes, notamment les MEMS et les capteurs d'image. Le principal défi que pourrait rencontrer la technologie d'encapsulation en système intégré à l'avenir serait l'intégration des fonctions des dispositifs dans un système intégré. La figure ci-dessous illustre l'impact de la croissance du système intégré sur les livraisons de dispositifs encapsulés en système intégré. Son taux de croissance annuel composé global a chuté de 9 % à 6 %. Ce rapport présente une analyse détaillée de la croissance du système intégré et de son impact sur l'encapsulation en système intégré.

As for the fan-in market, statistics from 2015 show that outsourced semiconductor packaging and testing occupies a major market share, including an IDM manufacturer (TI, Texas Instruments) and a foundry (TSMC, TSMC). STATS ChipPAC has shown strong leapfrog development after being acquired by JCET. On the design side, Qualcomm and Broadcom drive 50% of the entire fan-in packaging market.

Regarding packaging technology, in the past few years, the market has mostly focused on the development of fan-out wafer-level packaging technology. However, fan-in packaging has carved out its own development path and roadmap. In addition to further expansion, it can still bring other types of innovative technologies, such as six-sided mold protection. This report provides a detailed analysis of two fan-in packaging technology roadmaps: one for high volume volume manufacturing (HVM) and the other for production readiness. The path map includes I/O counters, L/S, bump pitch, package thickness, dimensions, etc. In addition, this report also analyzes fan-in packaging technology from the perspective of utilizing IC technology nodes and further front-end expansion of fan-in IC devices. Although the HVM production path of fan-in packaging technology expands slower than that of fan-out packaging technology, fan-in packaging technology has the ability to meet the expansion conditions of most fan-out packaging and has a production-ready development path that is readily available.

Passons maintenant au type en éventail.

Fan-out packaging adopts the method of pulling out wires, which is relatively cheap; fan-out WLP allows a variety of different die to be buried like the WLP process, which is equivalent to reducing one layer of packaging. If multiple die are placed, it is equivalent to eliminating multi-layer packaging, which helps reduce customer costs. The only factor that affects IC cost at this time is die size.

Depuis 2013, les principales usines d'encapsulation et de test du monde entier développent activement leurs capacités de production FOWLP, principalement pour répondre aux exigences de coûts strictes du marché des smartphones d'entrée et de milieu de gamme. L'absence de substrat FOWLP permet de réaliser des économies de près de 30 % sur les coûts d'encapsulation, tout en réduisant l'épaisseur du boîtier, ce qui contribue à améliorer la compétitivité des produits des fabricants de puces.

Un rapport de Memes Consulting indique que 2016 marque un tournant sur le marché du packaging à circuits intégrés en éventail. L'arrivée d'Apple et de TSMC a modifié le champ d'application de cette technologie et pourrait favoriser son adoption progressive par le marché. Le marché du packaging à circuits intégrés en éventail se divisera en deux segments :

Le marché principal du packaging fan-out, incluant les applications monopuces telles que les circuits de bande de base, la gestion de l'alimentation et les émetteurs-récepteurs RF, constitue le principal domaine d'application des solutions de packaging fan-out au niveau de la plaquette et devrait connaître une croissance stable.

Le marché des boîtiers à haute densité a débuté avec l'APE d'Apple, incluant les processeurs, les mémoires et autres applications nécessitant des volumes de données d'entrée et de sortie plus importants. Ce marché, caractérisé par une plus grande incertitude, exige de nouvelles solutions intégrées et des boîtiers à haute performance. Il présente néanmoins un fort potentiel.

La technologie d'encapsulation en éventail (fan-out) présente un potentiel considérable pour les marchés à haute densité et les marchés porteurs à croissance stable. De ce fait, la chaîne d'approvisionnement de ce secteur devrait investir massivement dans les capacités d'encapsulation en éventail. Certains fabricants proposent déjà une encapsulation en éventail au niveau de la plaquette, mais beaucoup d'autres développent encore des plateformes d'encapsulation en éventail afin de pénétrer ce marché et d'élargir leur gamme de produits.

Outre TSMC, STATS ChipPAC (Singapour) bénéficiera du soutien de JCET (Jiangsu Changdian Technology) pour investir davantage dans le développement de la technologie d'encapsulation en éventail (Jiangsu Changdian Technology a acquis STATS ChipPAC Singapour début 2015 pour 780 millions de dollars américains). ASE (Groupe ASE) a établi une collaboration étroite avec Deca Technologies (en mai 2016, Deca Technologies a reçu un investissement de 60 millions de dollars américains du Groupe ASE, qui a également obtenu l'autorisation de mise sur le marché et le procédé d'encapsulation au niveau de la plaquette de la série M de Deca Technologies). Amkor (Ankor Technology), SPIL (Silicon Products Technology) et Powertech (Powertech) visent une production de masse future et développent actuellement la technologie d'encapsulation en éventail. Samsung semble accuser un certain retard dans sa stratégie de compétitivité.

In terms of market capacity, fan-out packaging maintains a compound annual growth rate of 56%, which will bring broad prospects to packaging and testing manufacturers in the future.

Cependant, cette nouvelle technologie devra relever d'importants défis à l'avenir. Zhou Xiaoyang, président d'Amkor Chine, a déclaré que la technologie Fan-out connaîtra une forte demande dans les domaines d'application nécessitant des composants plus petits, plus fins et plus rapides. Le coût actuel de la technologie Fan-out est relativement élevé et requiert une optimisation technique plus poussée. Outre la technologie sur plaquette, de nombreux fabricants développent également une technologie sur panneau.

Actuellement, TSMC est l'un des principaux promoteurs de la technologie Fan-out, tandis qu'Amkor et d'autres grands fabricants de solutions d'encapsulation et de test proposent également leurs propres versions de cette technologie. Relativement parlant, la technologie Fan-out actuelle est encore relativement peu mature et son rendement et sa fiabilité nécessitent des améliorations.

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