3. Tóm tắt các đặc điểm cơ bản

Do sự khác biệt về cấu trúc, các thiết bị nguồn GaN có những đặc điểm khác so với các thiết bị dựa trên silicon.

(1) Điện áp tiêu chuẩn: 650V

Điện áp điển hình cho các thiết bị nguồn GaN là 650V. Trong nhiều ứng dụng cấp nguồn, đầu vào được kết nối với nguồn điện xoay chiều 220V. Sau khi chỉnh lưu, điện áp trên tụ bus đạt xấp xỉ 400V DC. Ngoài ra, còn có hiện tượng tăng vọt điện áp và phản xạ từ phía thứ cấp trong một số ứng dụng cấu trúc liên kết nhất định. Vì vậy, 650V đã trở thành yêu cầu điện áp tiêu chuẩn.

(2) Không có sự cố lở tuyết

Các thiết bị nguồn GaN không gặp phải sự cố tuyết lở. Một khi sự cố xảy ra, nó sẽ xảy ra vĩnh viễn, tương tự như sự cố điện môi trong tụ điện. Đối với thiết bị 650V, nếu là MOSFET silicon, điện áp đánh thủng thực tế thường vào khoảng 750V (với biên độ thiết kế là 10%). Tuy nhiên, thiết bị GaN yêu cầu biên thiết kế điện áp đánh thủng cao hơn. Thiết bị 650V cần điện áp đánh thủng ít nhất là 900V (với biên độ thiết kế >10%).

(3) Không có Transistor GaN loại p

Trong công nghệ nền silicon, có NMOS (vật mang điện tử) và PMOS (vật mang lỗ trống), nhưng hiện tại chưa có HEMT GaN loại p. Do đó, thiết kế của IC analog/kỹ thuật số khác với silicon. Nguyên nhân chính dẫn đến việc thiếu transistor GaN loại p là: thứ nhất, việc cấy ion và ủ ion magie ở nhiệt độ thấp trên GaN rất khó thực hiện; thứ hai, độ linh động lỗ trống của GaN chỉ đạt 30cm2/Vs, thấp hơn nhiều so với độ linh động electron là 2000cm2/Vs.

(4) Điện áp cổng: 7V

Do quy trình GaN, điện áp cổng tối đa cho các thiết bị nguồn GaN bị giới hạn ở mức 7V, không tương thích với các IC điều khiển silicon hiện có.

Công nghệ xử lý thiết bị

Các thiết bị điện GaN, như chip dựa trên silicon, trải qua các quy trình sản xuất tương tự, chủ yếu bao gồm thiết kế, tăng trưởng wafer epiticular, chế tạo chip và thử nghiệm đóng gói.

Hình 4: Các bước sản xuất điển hình cho thiết bị nguồn GaN

1. Giai đoạn thiết kế

Các thiết bị GaN thường được mô phỏng và lập mô hình trong giai đoạn thiết kế bằng kỹ thuật TCAD (Thiết kế hỗ trợ máy tính công nghệ). Điều này liên quan đến việc mô phỏng và phân tích cấu trúc và thông số của thiết bị.

2. Quy trình sản xuất wafer Epitaxy

Tấm wafer epiticular GaN có thể được trồng trên đế silicon, đế silicon cacbua hoặc đế sapphire. Để cân nhắc về chi phí và sản xuất hàng loạt, việc lắng đọng từng lớp trong tấm wafer epiticular thường được thực hiện bằng kỹ thuật MOCVD (Lắng đọng hơi hóa chất hữu cơ kim loại).

Hình 5: Quy trình sản xuất wafer Epiticular GaN

3. Quy trình sản xuất thiết bị

Quy trình đơn giản hóa để chế tạo các thiết bị GaN HEMT (Transistor có độ linh động điện tử cao) ở chế độ cạn kiệt trên đế sapphire được thể hiện trong hình bên dưới. Quy trình xử lý các thiết bị GaN HEMT trên đế silicon cũng tương tự.

Bước đầu tiên liên quan đến việc sử dụng mặt nạ đầu tiên để khắc cách ly kiểu nền tảng. Bước thứ hai sử dụng mặt nạ thứ hai để xác định vùng nguồn và vùng thoát. Bước thứ ba liên quan đến việc lắng đọng kim loại cho nguồn và cống. Bước thứ tư bao gồm lắng đọng thủy tinh và ủ để hình thành các vùng kim loại nguồn và thoát nước. Bước thứ năm sử dụng mặt nạ thứ ba để xác định vùng cổng. Bước thứ sáu liên quan đến việc lắng đọng kim loại cho cổng. Bước thứ bảy là tháo kim loại để tạo thành cổng kim loại. Bước thứ tám liên quan đến việc lắng đọng silicon nitride để thụ động và bảo vệ. Bước thứ chín sử dụng mặt nạ thứ tư để xác định các điểm tiếp xúc cho vùng nguồn và vùng thoát. Bước thứ mười sử dụng mặt nạ thứ năm để xác định tấm trường. Bước thứ mười một bao gồm việc nhấc kim loại ra để tạo thành tấm trường và bước thứ mười hai bao gồm việc lắng đọng lớp silicon nitrit thứ hai để thụ động hóa.

Lưu ý: Các bước cụ thể và số lượng mặt nạ được đề cập có thể khác nhau tùy thuộc vào thiết kế thiết bị và quy trình sản xuất được sử dụng.

Hình 6: Quy trình chế tạo GaN HEMT ở chế độ D trên nền Sapphire

4. Kiểm tra CP

Kiểm tra CP chủ yếu liên quan đến việc kiểm tra các thông số khác nhau trong cả môi trường nhiệt độ phòng và nhiệt độ cao để xác định khuôn chip bị lỗi trên tấm bán dẫn. Những con chip bị lỗi này sau đó được đánh dấu bằng thuốc nhuộm và loại trừ khỏi các quy trình đóng gói tiếp theo.

Hình 7: Kiểm tra CP (Màu đỏ biểu thị vị trí của chip bị lỗi)

5. Bao bì

Hình 8: Các bước đóng gói đơn giản

Còn tiếp...