传统上，集成电路芯片与外部的电气连接是通过金属导线将芯片上的I/O引脚通过键合和封装引脚连接到封装载体来实现的。随着集成电路芯片特征尺寸的缩小和集成度的提高，I/O引脚的间距不断缩小，数量却不断增加。当I/O引脚间距缩小到70微米以下时，传统的引线键合技术不再适用，必须寻求新的技术方案。晶圆级封装技术采用薄膜重分布工艺，使I/O引脚能够分布在集成电路芯片的整个表面，而不再局限于芯片的边缘区域，从而解决了高密度、小间距I/O芯片的电气连接问题。

在众多新型封装技术中，晶圆级封装技术最具创新性，也最受全球关注，堪称封装技术革命性突破的象征。晶圆级封装技术以晶圆为加工对象，将大量芯片封装、老化、测试，最终切割成单个器件。该技术将封装尺寸缩小至集成电路芯片大小，显著降低了生产成本。晶圆级封装技术的优势使其一经问世便备受瞩目，并迅速发展壮大，应用范围广泛。在手机等便携式产品中，晶圆级封装的EPROM、IPD（集成无源器件）、模拟芯片等器件已被广泛应用。采用晶圆级封装的器件种类日益增多，晶圆级封装技术正成为一项快速发展的新兴技术。

为了提高晶圆级封装的适用性并扩大其应用范围，人们正在研究和开发各种新技术，同时解决产业化过程中出现的问题，并对晶圆级封装技术的现状、应用和发展进行研究。

晶圆级封装

晶圆级低功耗（WLP）技术的最初萌芽源于移动电话低速I/O（低I/O）和低速晶体管元件的制造，例如片上被动传感器和电源传输IC。目前，WLP正处于发展阶段。在蓝牙、GPS（全球定位系统）元件和声卡等应用的推动下，市场需求正逐步增长。当WLP技术进入3G移动电话量产阶段时，预计包括电视调谐器、FM发射器和堆叠存储器在内的各种新型移动电话内容应用将成为WLP的又一增长动力。随着存储设备制造商逐步采用WLP技术，这将引发整个行业的范式转变。

目前，晶圆级封装技术已广泛应用于闪存、EEPROM、高速DRAM、SRAM、LCD驱动器、射频器件、逻辑器件、电源/电池管理器件以及模拟器件（电压调节器、温度传感器、控制器、运算放大器、功率放大器）等领域。晶圆级封装主要采用两种基本技术：薄膜重分布技术和凸点形成技术。前者用于将芯片周边的焊盘区域转换为芯片表面平面阵列分布的凸点焊盘区域；后者用于在凸点焊盘区域上形成凸点，从而构成焊球阵列。

薄膜重分布 WL-CSP

膜重分布WL-CSP是目前最常用的工艺。由于其成本低廉，非常适合大批量、便携式产品板级应用的可靠性标准要求。与其他WLP工艺一样，薄膜重分布WL-CSP的晶圆仍然采用传统的晶圆工艺制造。在将晶圆送至WLP供应商之前，需要对晶圆进行测试，以对电路进行分类并绘制合格电路的晶圆图。在进行重分布之前，必须评估器件的布局，以确认晶圆是否适合焊球重分布。

典型的重分布工艺中，最终的焊球呈区域阵列布局。该工艺采用BCB作为重分布介质层，Cu作为重分布连接金属，通过溅射沉积焊球底部金属层（UBM），并采用丝网印刷涂覆焊膏和回流焊。底部金属层工艺对于减少金属间化学反应和提高互连可靠性至关重要。 

重新分布工艺是指重新排列器件表面的I/O焊盘。图3展示了键合闪存的重新分布情况。如图所示，闪存芯片四边的原始焊盘被转换为凸点阵列。在本例中，器件表面使用了两层介电层，中间夹有一层重新分布金属化层，用于改变I/O分布。经过此工艺后，进行焊球凸点电镀，芯片即成为WLP产品。

将引线键合焊盘设计重新分配到焊球阵列焊盘上的缺点在于，由此产生的WLP产品在器件设计、结构或制造成本方面不太可能达到最优。然而，一旦技术上证明可行，就可以重新设计电路，从而消除外部重新分配。这种情况已成为共识。为此，专门定义了一种双阶段确定程序。下一代改进方案可能包括将重新分配层集成到芯片的最后一层金属层中，或者设计新的最短信号线以提高性能。

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重新设计可能需要添加新的软件工具。由于省去了额外的线路重分布步骤和相关工艺，重新设计的信号线、电源线和地线制造成本非常低。聚合物用于硅片平坦化，提供必要的芯片保护，并用作标准表面涂层。对于薄膜重分布晶圆级封装（WLP），单层聚合物WLP方案是一种更具成本效益的设计。

晶圆级微凸点的制造

自50年前诞生以来，引线键合一直被认为是一种用途广泛且可靠的互连技术。然而，随着移动通信、互联网电子商务、无线接入系统、蓝牙系统和全球定位系统（GPS）技术的飞速发展，移动电话已成为高密度存储器最强劲、增长最快的驱动力，并正在取代个人电脑成为高密度存储器技术发展的主导力量。对更低成本、更小尺寸、更高速度、更长电池寿命、更佳散热性能、“绿色”工艺以及更高设备可靠性的需求，促使设计人员将目光转向倒装芯片凸点互连技术，以取代传统的引线键合技术。

铅锡凸点技术发展的关键技术驱动力源于器件尺寸的持续缩小。在130纳米工艺标准下，约30%的逻辑芯片需要采用凸点技术。然而，在90纳米工艺标准下，这一比例跃升至60%。随着65纳米器件量产的实现，对金凸点技术的需求更是攀升至80%以上。

WLP（晶圆级封装）基于BGA（衬底封装）技术，是对CSP（芯片级封装）的改进和增强。也有人称WLP为晶圆级芯片尺寸封装（WLP-CSP）。它不仅充分体现了BGA和CSP的技术优势，更标志着封装技术的革命性突破。晶圆级封装技术采用大规模生产工艺，可将封装尺寸缩小至IC芯片尺寸，显著降低生产成本，并实现封装与芯片制造的一体化，这将彻底改变芯片制造与芯片封装行业的分离现状。正因为晶圆级封装技术具有如此重要的意义，自问世以来便备受关注，并迅速获得了巨大的发展和广泛的应用。

凸块下金属化（UBM）

在倒装芯片互连中，UBM层是集成电路（IC）上金属焊盘与金凸点或焊料凸点之间的关键界面层。该层是倒装芯片封装技术的关键要素之一，为芯片的电路和焊料凸点部分提供高可靠性的电气和机械连接。凸点与I/O焊盘之间的UBM层需要与金属焊盘和晶圆钝化层具有良好的粘附性；在后续工艺步骤中保护金属焊盘；保持金属焊盘和凸点之间的低接触电阻；作为金属焊盘和凸点之间的有效扩散阻挡层；并作为焊料凸点或金凸点沉积的种子层。

UBM层通常是通过在整个晶圆表面沉积多层金属来实现的。用于沉积UBM层的技术包括蒸发、化学镀和溅射沉积。在先进封装中，晶圆凸点无论从成本还是技术角度来看都至关重要。在晶圆凸点生产中，金属沉积成本占总成本的50%以上。晶圆凸点生产中最常见的金属沉积步骤是凸点下金属化层（UBM）的沉积和凸点本身的沉积，后者通常通过电镀工艺实现。

电镀技术能够实现极窄的凸点间距并保持高良率。此外，该技术应用范围广泛，可生产不同尺寸、间距和几何形状的凸点。电镀技术已越来越多地应用于晶圆凸点生产，并成为最实用的解决方案。

首先，在晶圆上完成 UBM 层。然后沉积厚厚的胶层并进行曝光，形成用于电镀焊料的模板。电镀完成后，去除光刻胶并蚀刻掉暴露的 UBM 层。最后进行回流焊以形成焊球。电镀生产微凸点的详细工艺步骤如下：

▲在晶圆上蒸发/溅射种子导电层的金属层；
▲ 在晶圆上旋涂一层光刻胶；
▲光刻电极窗口阵列图案；
▲通过光刻胶上的小孔对金属微嵌入体进行电镀；
▲去除光刻胶；
▲蚀刻裸露的籽晶导电层。
▲在金属嵌件上涂覆一层厚厚的光刻胶；
▲雕刻金凸起；
▲蚀刻掉部分厚胶，露出金属镶嵌物的凸起部分；
▲电镀金凸点；
▲在镶嵌物上沉积一层非常薄的金或铜。

共面性是指晶圆上所有凸点高度的一致性，这在倒装芯片键合工艺中有着严格的要求。在倒装芯片键合过程中，凸点高度的变化会导致受力不均、芯片碎裂和电路开路。凸点共面性的一个典型要求是，整个芯片上凸点的高度差不能超过5 μm。

厚膜光刻

晶圆级工艺技术，例如细间距晶圆凸块、引脚焊盘重新分布和集成无源元件，为众多应用提供了便捷的解决方案。目前，许多集成电路 (IC) 和微机电系统 (MEMS) 器件都已应用了这些技术。利用这些技术，器件可以在晶圆级进行封装和测试，随后进行切割工艺。通常，先进的封装技术涉及 5 至 100 μm 厚的薄膜工艺，例如厚胶旋涂、在表面均匀曝光具有较大波纹的厚胶以及获得非常陡峭的厚胶侧壁。等倍率全场曝光系统是一种能够满足此需求的设备解决方案。其高产量和低自对准成本使其成为厚膜光刻领域投影步进光刻机中最具竞争力的系统。

晶圆级封装工艺包括金属化、光刻、介质沉积、厚膜光刻胶旋涂、焊料沉积和回流焊。图案化工艺通常使用多层金属来形成凸点下金属化层（UBM），该层作为凸点的基底。凸点与晶圆之间的连接导电性必须非常好，并且凸点下方的钝化层和金属层必须具有良好的附着力。光刻胶图案化的标准工艺流程包括清洗、涂胶、预烘烤、曝光、后烘烤、显影和薄膜硬化。每个工艺步骤都需要定义一组参数，这些参数会影响后续工艺。光刻胶图案化完成后，通过电镀或蒸发的方式用焊料或金填充孔洞。下一步是去除光刻胶，并在回流焊炉中进行回流焊，将柱状凸点转化为球形凸点。

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芯片上会残留一层厚厚的光刻胶，作为制作金属焊点微模的掩模。这种重分布涂层可以改造成凸点图案，或者作为周边焊盘和由厚度为 5 至 100 μm 的多晶硅薄膜制成的面分布焊盘阵列之间的连接，这些多晶硅薄膜具有不同的电学、化学、机械和热学性能。隔离重分布区域的走线需要高强度、高热稳定性和低绝缘系数的材料。这些材料已经成功研发。其中一种材料是聚酰亚胺（例如杜邦公司开发的 PI 系列），另一种绝缘材料是美国陶氏化学公司的环烯（BCB）。PI 和 BCB 广泛应用于倒装芯片凸点封装和其他封装工艺。

采用厚膜光刻胶焊盘、凸点和球下金属层结构的微特征模具可以满足晶圆级光刻（WLP）的不同需求。虽然常用的金属化材料是锡铅合金、金和铜，但也可以使用其他多种材料。标准化应用中使用的材料需要高分辨率图形转移和易剥离性能。许多实际应用需要超过100μm的光刻胶厚度。为了达到这样的厚度，制造商开发了合适​​的涂层材料。

为了满足这些需求，制造商开发了相应的材料和工艺设备。许多材料可以在标准半导体工艺设备上实现“薄”光刻胶涂层（例如2-10 μm）。AZP4330（安智电子材料集团）和Shipley 955（罗门哈斯公司/Shipley公司）光刻胶可用于实现5至100 μm厚的光刻胶膜。采用多层涂覆工艺可以实现25 μm厚的光刻胶涂层，但这会增加生产时间和成本。AZ P4620和SPR 220单层即可达到25 μm的厚度。对于更厚的涂层，可选择的材料和厚度范围就缩小了。采用单层沉积工艺实现所需的光刻胶涂层具有诸多成本优势。因此，开发单层厚度为50 μm及以上的光刻胶材料非常必要。诸如JSR THB-611P和安智电子材料集团的AZPLP100XT等材料可以实现厚度为60 μm及以上的单层光刻胶涂层。近期研究工作主要采用AZ9260实现厚度为65 μm的单层光刻胶涂层，并采用AZ50XT实现厚度为100 μm的单层光刻胶涂层。

厚膜工艺对系统有一些特殊要求。对准系统必须能够在胶层厚度和晶圆表面特定高度范围内，均匀地将几何图案识别为对准标记。由于曝光光源采用平行光进行曝光，无需聚焦，因此可以通过使用近场光刻机结合阴影曝光原理来实现。近场光刻机对光刻工艺的要求包括：高强度、高均匀性、紫外光波长与光刻胶的敏感波长一致、亚微米级对准精度，以及在曝光过程中掩模与晶圆之间精确、可控且一致的间隙。

EVG的NanoAlign技术旨在以最低的成本实现最高的对准精度和分辨率，从而凸显全场曝光技术的优势。目前，该公司所有曝光机均已应用该技术。其目标包括主动异常控制和亚100纳米动态对准分辨率。其设备包括专用涂胶设备和由标准机型改进而来的接触式/近场曝光机。最新的200毫米EVG6200 Infinity和300毫米EVG IQ Aligner曝光机具有良好的灵活性和人性化的用户界面，能够充分满足需要厚胶工艺的φ200毫米和φ300毫米晶圆的工业化生产需求。

晶圆减薄

芯片减薄技术在堆叠式芯片封装技术中至关重要，因为它能降低封装高度，并允许芯片堆叠而不增加堆叠芯片系统的整体高度。智能卡和RFID是目前单芯片厚度要求最低的应用，也是薄晶圆要求的重要组成部分。更薄的芯片可以提高热循环可靠性，​​并支持薄型产品。然而，芯片的厚度取决于晶圆直径和晶圆级封装（WLP）工艺。这是因为薄晶圆表面容易受损，产生微裂纹，并在后续操作中导致晶圆破裂。由于晶圆背面研磨是晶圆加工工艺的最后一步，因此晶圆所需的减薄程度受到WLP工艺的限制。因此，晶圆级封装被视为晶圆加工工艺的延伸，在设计晶圆加工工艺时应考虑封装工艺步骤的适用范围。

硅片与衬底热膨胀系数匹配不良是导致封装焊球在热循环测试和现场使用中疲劳失效的重要原因。此外，这种失效还与各元件的强度密切相关。芯片越薄，其柔韧性越好，焊球的抗疲劳性能也会提高。因此，减薄晶圆从而减小芯片厚度也是提高焊球可靠性的重要措施之一。在晶圆级封装加工之前进行晶圆减薄容易导致晶圆变形甚至断裂，这是不可取的。在晶圆级封装加工完成后进行晶圆减薄是一种更好的方法，但实施起来较为困难。目前，用于晶圆级封装制造的晶圆减薄技术和设备正在研发中。

晶圆级封装的优势

晶圆级封装（WLP）基于BGA技术，是对CSP技术的改进和升级，充分体现了BGA和CSP的技术优势，具有诸多独特优势：

① 封装加工效率高，采用晶圆形式的大规模生产工艺制造；

② 它具有倒装芯片封装的优点，即轻薄、短小；

③晶圆级封装生产设施成本低，晶圆级制造设备可以充分利用，无需投资建设另一条封装生产线；

④晶圆级封装的芯片设计和封装设计可以统一考虑并同时进行，这将提高设计效率并降低设计成本；

⑤ 从芯片制造、封装到产品交付给用户的整个晶圆级封装过程中，中间环节大大减少，周期大大缩短，这必然会导致成本降低；

⑥晶圆级封装的成本与每片晶圆上的芯片数量密切相关。晶圆上的芯片越多，晶圆级封装的成本就越低。晶圆级封装是最小的低成本封装方式。晶圆级封装技术是一种真正的大规模生产芯片封装技术。

晶圆级封装 (WLP) 的优势在于它是一种适用于小型集成电路的芯片级封装 (CSP) 技术。由于采用了晶圆级并行封装和电子测试技术，WLP 能够在显著减小芯片面积的同时提高产能。由于晶圆级芯片连接采用并行操作，因此每个 I/O 的成本可以大幅降低。此外，采用简化的晶圆级测试流程将进一步降低成本。晶圆级封装可用于在晶圆级对芯片进行封装和测试。

晶圆级封装技术的发展趋势

晶圆级封装技术必须致力于降低成本、不断提高可靠性，并拓展其在大尺寸集成电路中的应用。在焊球技术方面，无铅焊球技术和高铅焊球技术将得到发展。随着集成电路晶圆尺寸的不断扩大和工艺技术的进步，集成电路制造商将研发新一代晶圆级封装技术。这一代技术不仅能够满足φ300mm晶圆的需求，还能适应铜线布线技术和低介电常数层间介质技术的最新要求。此外，晶圆级封装的载流能力和耐温性能也亟待提升。晶圆级测试与老化（WLBI）技术也是一个需要重点研究的课题。WLBI技术是指直接在集成电路晶圆上进行电性能测试和老化，对于简化晶圆级封装的工艺流程、降低生产成本具有重要意义。

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结语

晶圆级封装技术是一种低成本的大规模芯片封装技术。晶圆级封装的尺寸与芯片相同，是最小的微型表面贴装器件。由于晶圆级封装具有一系列优势，在现代电子设备小型化和低成本需求的推动下，晶圆级封装技术正蓬勃发展。目前，晶圆级封装技术通常适用于I/O数量较少的小尺寸芯片。业界也需要开发新技术以降低生产成本，并开发适用于大尺寸芯片的晶圆级封装以及细间距焊球阵列晶圆级封装技术。

在为现代电子设备选择封装类型时，既要满足设计要求，又要尽可能降低成本。目前的晶圆级封装（WLP）仅是一种可选的封装类型。要使晶圆级封装技术在未来成为大批量、多品种产品的主流制造技术，还有许多工作要做。将半导体芯片设计与WLP封装相结合，无疑将有利于WLP器件的布局，并提升器件性能。在WLP中，由于晶圆上所有器件的封装步骤同时进行，批量处理可以降低封装成本。（本文摘自《电子工业专用设备》）

附件：扇入和扇出的区别

从技术特性来看，晶圆级封装主要分为扇入式和扇出式两种类型。传统的晶圆级封装大多采用扇入式，用于引脚数较少的集成电路。然而，随着集成电路信号输出引脚数量的增加，对焊球间距的要求也越来越严格。此外，印刷电路板（PCB）的制造也需要调整集成电路封装后的尺寸和信号输出引脚的位置。因此，衍生出了多种新型晶圆级封装类型，例如扇出式和扇入扇出式。其制造工艺甚至突破了传统的晶圆级封装理念。

据安靠中国区总裁周晓阳介绍：采用扇入式封装的芯片尺寸与产品在二维平面上的尺寸相同，芯片面积足以容纳所有I/O接口。当芯片尺寸不足以容纳所有I/O接口时，则需要采用扇出式封装。当然，一般的扇出式封装在扩展面积的同时，还会增加有源和/或无源元件，形成SIP封装。

我们先来谈谈扇入式风扇。

根据Mammes Consulting的报告，扇入式封装技术已成功应用并稳步发展十余年。凭借其独特的、无与伦比的最小封装尺寸和低成本优势，该技术至今仍极具吸引力。凭借这些优势，扇入式封装技术已逐步渗透到以尺寸为导向的手持设备和平板电脑市场，并在这些领域保持着强劲的发展势头。据估计，目前超过90%的扇入式封装技术应用于手机领域。就扇入式封装技术的应用而言，高端智能手机中超过30%的封装设备都采用了扇入式封装。因此，扇入式封装技术在手机领域仍处于蓬勃发展的黄金时期。

尽管扇入式封装技术的增长速度目前较为稳定，但全球半导体市场的变化以及未来应用领域不确定性的增加，势必会影响其未来前景。随着智能手机出货量增速从2013年的35%下降到2016年的8%，预计到2020年将进一步降至6%，智能手机市场引领的扇入式封装技术应用正日趋饱和。尽管预期中的高增长并不乐观，但智能手机仍然是半导体产业发展的主要驱动力，预计到2020年智能手机出货量将达到2亿部。

目前，扇入式封装的主要器件包括WiFi/蓝牙（无线局域网、蓝牙）集成组件、收发器、电源管理集成电路（PMIC）和DC/DC转换器（约占总量的50%），以及各种数字、模拟和混合信号器件，例如MEMS和图像传感器。扇入式封装技术未来可能面临的最大挑战是将器件功能集成到系统级封装中。下图显示了系统级封装的增长对扇入式封装出货量的影响。其整体复合年增长率从9%下降至6%。本报告详细分析了系统级封装的增长及其对扇入式封装的影响。

就扇入市场而言，2015年的统计数据显示，外包半导体封装和测试占据了主要市场份额，其中包括一家IDM制造商（德州仪器，TI）和一家代工厂（台积电，TSMC）。STATS ChipPAC在被JCET收购后实现了强劲的跨越式发展。在设计方面，高通和博通占据了整个扇入封装市场50%的份额。

在封装技术领域，过去几年市场主要集中于扇出型晶圆级封装技术的发展。然而，扇入型封装技术已走出一条独特的发展道路和路线图。除了进一步扩展之外，它还能带来其他类型的创新技术，例如六面模保护。本报告详细分析了两种扇入型封装技术路线图：一种是面向大批量生产（HVM）的路线图，另一种是面向量产准备的路线图。该路线图涵盖了I/O计数器、线间距（L/S）、凸点间距、封装厚度、尺寸等。此外，本报告还从集成电路技术节点的利用以及扇入型集成电路器件的前端扩展的角度分析了扇入型封装技术。尽管扇入型封装技术的HVM生产路径扩展速度慢于扇出型封装技术，但扇入型封装技术能够满足大多数扇出型封装技术的扩展需求，并且拥有现成的量产准备开发路径。

接下来，我们来谈谈扇出型。

扇出型封装采用拉出式封装方式，成本相对较低；扇出型WLP工艺允许像WLP工艺一样封装多种不同的芯片，相当于减少了一层封装。如果封装多个芯片，则相当于省去了多层封装，有助于降低客户成本。此时影响IC成本的唯一因素是芯片尺寸。

自2013年以来，全球各大封装测试工厂都在积极扩大FOWLP（单晶硅封装）产能，主要目的是为了满足中低价位智能手机市场对成本的严格要求。由于FOWLP无需使用载板材料，可以节省近30%的封装成本，且封装厚度更薄，有助于提升芯片厂商产品的竞争力。

Memes Consulting 的一份报告显示，2016 年是扇出型封装市场的转折点。苹果和台积电的加入改变了这项技术的应用现状，并可能使市场逐渐接受扇出型封装技术。扇出型封装市场将分为两类：

- 扇出型封装的“核心”市场，包括基带、电源管理和射频收发器等单芯片应用。该市场是扇出型晶圆级封装解决方案的主要应用领域，并将保持稳定的增长趋势。

高密度扇出型封装市场始于苹果公司的APE（应用处理器平台），涵盖处理器、内存以及其他具有更大输入输出数据量的应用。该市场存在更大的不确定性，需要新的集成解决方案和高性能扇出型封装方案。然而，该市场潜力巨大。

由于扇出型封装技术在高密度市场和稳定增长的核心市场具有巨大潜力，预计该领域的供应链将大力投资扇出型封装能力建设。一些制造商已经能够提供扇出型晶圆级封装，但许多其他制造商仍处于扇出型封装平台的研发阶段，以便进入扇出型封装市场并扩展其产品组合。

除了台积电之外，新加坡STATS ChipPAC公司将借助江苏昌电科技的支持，进一步投资扇出型封装技术的研发（2015年初，江苏昌电科技以7.8亿美元收购了新加坡STATS ChipPAC公司）；日月光（ASE集团）已与迪卡科技（Deca Technologies）建立了深度合作关系（2016年5月，迪卡科技获得日月光集团6000万美元的投资，日月光集团获得了迪卡科技的M系列扇出型晶圆级封装技术和工艺授权）；安靠（Amkor Technology）、世达（SPIL）和力拓（Powertech）均以未来量产为目标，正处于扇出型封装技术的研发阶段。三星似乎在如何参与竞争方面落后于其他厂商。

从市场容量来看，扇出式包装保持着 56% 的复合年增长率，这将为未来的包装和测试制造商带来广阔的前景。

但这项新技术未来仍将面临巨大挑战。安靠中国区总裁周晓阳表示，扇出型芯片技术在小型化、轻薄化和高速化应用领域将有巨大的需求。目前扇出型芯片的成本相对较高，需要进一步的技术优化。除了晶圆级技术外，许多厂商也在研发面板级技术。

目前，台积电也是扇出型封装技术的主要推动者之一，而安靠等其他主要封装测试公司也拥有不同形式的扇出型封装技术。相对而言，目前的扇出型封装技术尚不成熟，其良率和可靠性仍需进一步提升。

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