W przypadku tego samego zadania zużycie energii przez ten układ do uczenia się na chipie wynosi tylko 3% zużycia energii przez system zaawansowanego układu scalonego specyficznego dla procesu (ASIC).

Obecnie generatywna sztuczna inteligencja zapoczątkowała nową falę rozwoju w branży AI. Technologie sztucznej inteligencji wspierane dużą mocą obliczeniową w ogromnym stopniu zmieniają sposób życia i pracy ludzi. Jednak ogromna liczba parametrów wymaganych w modelach sztucznej inteligencji doprowadziła do rosnącego zapotrzebowania na moc obliczeniową, co sprawia, że ​​konieczne jest znalezienie rozwiązań pozwalających wypełnić ogromną lukę obliczeniową i osiągnąć znaczną poprawę efektywności energetycznej. Wysokowydajne i energooszczędne chipy stały się specyficznymi nośnikami mocy obliczeniowej i podstawowym fundamentem napędzającym rozwój tej fali inteligentnej rewolucji, a także siłą napędową ciągłego rozwoju społeczeństwa ludzkiego.

Aby stawić czoła głównym wyzwaniom stojącym przed tradycyjnymi architekturami separacji pamięci masowej i obliczeniowej, które ograniczają moc obliczeniową, profesor Wu Huaqiang i profesor nadzwyczajny Gao Bin ze Szkoły Układów Scalonych na Uniwersytecie Tsinghua skupili się na badaniach zintegrowanej technologii pamięci masowej i obliczeniowej z rezystorem pamięci oraz zbadali nowy paradygmat systemów komputerowych.

Zintegrowana technologia pamięci masowej i obliczeń oparta na rezystorach pamięci zrewolucjonizowała tradycyjną architekturę obliczeniową von Neumanna w aspektach urządzeń, obwodów i obliczeń teoretycznych, osiągając skokową poprawę mocy obliczeniowej i efektywności energetycznej. Technologia ta może również wykorzystywać charakterystykę uczenia się podstawowych urządzeń do wspierania uczenia się w czasie rzeczywistym na chipie, umożliwiając nowe scenariusze lokalnego szkolenia opartego na uczeniu się. Obecnie powiązane badania na poziomie międzynarodowym skupiają się głównie na demonstracjach funkcji uczenia się na poziomie układu rezystorów pamięci. Jednak realizacja globalnie zintegrowanych chipów rezystorów pamięci obsługujących efektywne uczenie się na chipie nadal stoi przed poważnymi wyzwaniami, głównie ze względu na słabą kompatybilność między precyzyjną metodą aktualizacji wagi wymaganą przez tradycyjny algorytm szkoleniowy z propagacją wsteczną a rzeczywistą charakterystyką rezystorów pamięci.

Aby rozwiązać powyższe problemy, profesor Wu Huaqiang i profesor nadzwyczajny Gao Bin, opierając się na paradygmacie zintegrowanego przetwarzania pamięci masowej i obliczeń, opracowali pierwszy na świecie zintegrowany chip pamięciowo-obliczeniowej z rezystorem pamięci, który obsługuje wydajne uczenie się na chipie (uczenie maszynowe może być bezpośrednio zakończone po stronie sprzętowej). Dokonali znaczących przełomów w dziedzinie zintegrowanych chipów pamięciowo-obliczeniowych z rezystorami pamięci, wspierających uczenie się na chipie, co ma sprzyjać rozwojowi sztucznej inteligencji, autonomicznej jazdy i urządzeń ubieralnych. Odpowiednie osiągnięcia zostały opublikowane w internecie w najnowszym numerze Nauki.

Według doniesień, zużycie energii przez ten chip do uczenia się na chipie wynosi zaledwie 1/35 zużycia energii przez system zaawansowanego układu scalonego specyficznego dla procesu (ASIC), przy czym oczekuje się również, że osiągnie 75-krotną poprawę efektywności energetycznej.

Uniwersalne algorytmy i architektury oparte na integracji pamięci masowej z rezystorem pamięci w celu wydajnego uczenia się na chipie.

Uczenie się brzegowe z wykorzystaniem neuromorficznych chipów rezystorów pamięci

Demonstracja przyrostowego uczenia się w zakresie automatycznego sterowania śledzeniem małego samochodu

W przypadku tego samego zadania zużycie energii na potrzeby uczenia się na chipie osiągnięte przez ten chip wynosi zaledwie 3% zużycia energii przez wyspecjalizowany system ASIC w zaawansowanej technologii, co świadczy o wyjątkowych zaletach w zakresie efektywności energetycznej i ogromnym potencjale w zakresie spełnienia wysokich wymagań mocy obliczeniowej sztucznej inteligencji era. Zapewnia to innowacyjną ścieżkę rozwoju pozwalającą przełamać wąskie gardło w zakresie efektywności energetycznej tradycyjnej architektury obliczeniowej von Neumanna.

„Wbudowane w chip uczenie się integracji pamięci masowej i obliczeń może skutecznie chronić prywatność i dane użytkowników, jednocześnie zapewniając mniejsze opóźnienia i mniejsze zużycie energii” – wyjaśnił dr Yao Peng, badacz ze stopniem doktora. Odnosząc się do biomimetycznych metod przetwarzania mózgu, chip ten może osiągnąć szybkie „trenowanie na chipie” i „rozpoznawanie na chipie” dla różnych zadań, skutecznie wykonując przyrostowe zadania uczenia się w scenariuszach obliczeń brzegowych przy niskim zużyciu energii, aby dostosować się do nowych sytuacji i uczyć się nowych wiedzy, zaspokajając spersonalizowane potrzeby użytkowników.

Na przykład niektórzy ludzie są przyzwyczajeni do dodawania krótkiej kreski pośrodku liczby „7”. Inteligentny chip początkowo nie rozpoznaje tego symbolu, jednak po treningu na dwóch lub trzech takich zapisanych „7” potrafi z łatwością rozpoznać w nim cyfrę „7”.

W złożonej i stale zmieniającej się sytuacji międzynarodowej, obecnie w centrum uwagi pozostaje przełamanie technologii „wąskiego gardła”.

W obliczu problemów praktycznych, takich jak brak zaawansowanego sprzętu badawczo-rozwojowego, członkowie zespołu nie są pewni, czy każdy podejmowany przez nich krok jest właściwy, czy wyniki spełnią oczekiwania i czy technologię można dalej optymalizować. To wszystko stanowi dla wszystkich ogromne obciążenie.

Po pierwsze, istnieją wyzwania technologiczne. Rozwój chipów memrystorowych wymaga najnowocześniejszej wiedzy z wielu dziedzin, takich jak inżynieria materiałowa, fizyka i inżynieria elektroniczna. Spośród wielu wyzwań technicznych pierwszym, którym należy się zająć, jest sposób osiągnięcia integracji urządzeń pamięciowych na dużą skalę. Na podstawie dużej liczby eksperymentów i badań teoretycznych zespół zaproponował metodę kooptymalizacji architektury, obwodu i procesu, która zapewniła wytyczne dotyczące projektowania zintegrowanego systemu przechowywania i obliczeń.

Po drugie, istnieją wyzwania inżynieryjne. W jaki sposób, mając do dyspozycji proces integracji na dużą skalę i projekt obwodów krytycznych, można przezwyciężyć błędy spowodowane oddolnymi, wieloskalowymi, nieidealnymi efektami i złożyć je w wydajny układ scalony systemowy? Dzięki wspólnym wysiłkom nauczycieli i uczniów zespołu zaproponowano architekturę STELLAR, zakończono optymalizację algorytmów i eksperymenty symulacyjne, a także wyprodukowano wysoce wydajny, zintegrowany chip uczący do przechowywania i obliczeń, co pozwoliło osiągnąć znaczną poprawę szybkości i efektywności energetycznej.

„Droga jest trudna, ale ma niezwykłe znaczenie. To ważne pole bitwy na obecnym globalnym polu zaawansowanych technologii” – uważa Gao Bin. Badania nad chipami to długi i żmudny proces, bez widocznego przełomu. Jednak dzięki ciągłym badaniom i uczeniu się uzyskuje się cenne osiągnięcia.

Jako pierwsi autorzy prac naukowych Zhang Wenbin i Yao Peng zdobyli podczas studiów doktoranckich rozległą wiedzę z różnych dziedzin badawczych, takich jak półprzewodniki, mikroelektronika, algorytmy programowe i obliczenia neuromorficzne. Zgromadzili bogate wyniki badań i rozwoju oraz cenne doświadczenie inżynieryjne.

Od niczego do czegoś, od słabości do siły. Na tej ścieżce badań naukowych, która nie ma skrótów, „chipowa młodzież” doświadczyła niezliczonych momentów poddania się po przygotowaniach i obserwacjach, by po licznych niepowodzeniach rozpocząć od nowa, pokonując jedno wyzwanie za drugim.

Patrząc w przyszłość, Wu Huaqiang ma nadzieję, że rozwiązania i technologie zespołu mogą wyjść poza laboratorium i skutecznie wspierać transformację osiągnięć badań naukowych. Są oddani służbie potrzebom kraju i społeczeństwa.