1. FET의 입력 저항을 측정할 때 고려해야 할 요소는 무엇입니까?

DA) FET의 높은 입력 저항으로 인해 일반적으로 최대 10M 이상이므로 높은 내부 저항 측정기를 사용하여 측정하고 그리드의 정전기 파괴 방지에 주의하며 외부 신호 절연에 주의해야 합니다. 측정 루프에 기생하여 측정에 영향을 미치는 유도 신호를 방지합니다.

2. FET 입력단의 커플링 커패시터가 일반적으로 약 0.02uf에 불과한 이유는 무엇입니까?

DA) 커플링 커패시터의 크기는 출력 및 입력 저항과 관련이 있습니다. FET의 입력 저항이 높기 때문에 일반적으로 0.01~0.02uF 정도 사용하면 충분합니다. (이는 1950년대 전자관과 매우 유사합니다.)

3. FET 증폭기의 배율이 일반적으로 트랜지스터의 전압 배율만큼 크지 않은 이유는 무엇입니까?

DA) 일반 3극관은 전류형 증폭기이므로 전류 제어 전류의 단위로 Hfe(β)를 사용하고, FET는 전압형 증폭기로 사용하는 표시기가 Gm(transconductance)이다. )는 전압 제어 전류의 단위입니다.

전계 효과 트랜지스터 증폭기 회로의 장점과 단점은 무엇입니까

FET 증폭기 회로의 장점은 다음과 같습니다. (1) 입력 저항이 큽니다.

일반 삼극관을 사용하여 증폭기 회로를 만들면 공통 이미 터 회로의 입력 저항은 약 몇 KΩ (일반적으로 10 ^ 3 레벨이라고 함)이며 공통 컬렉터 회로의 입력 저항은 수십 KΩ 이상입니다. 백보다. KΩ(레벨 10^5) 및 접합 전계 효과 트랜지스터(JFET)를 사용하면 레벨 10^6의 입력 저항을 달성할 수 있으며, MOS 튜브를 사용하면 10^8 이상의 레벨을 달성할 수 있습니다.

(2) 온도 안정성이 좋다. FET에는 드리프트 전류가 없기 때문에 기본적으로 온도 변화에 영향을 받지 않습니다.

단점: (1) 배율이 작고 10차 레벨 증폭은 여러 번(아마도 2배 미만)만 달성할 수 있습니다. (XNUMX) 입력 단자는 정전기 유도로 인해 파손되기 쉽습니다.