고급 패키징의 기본 용어

2024-03-22 2813

고급 패키징은 "More than Moore" 시대의 주요 기술 하이라이트입니다. 각 프로세스 노드에서 칩 소형화가 점점 더 어려워지고 비용이 많이 들기 때문에 엔지니어들은 개별 칩을 더 축소하는 대신 여러 칩을 고급 패키징에 배치하는 것을 선택하고 있습니다. 이 기사에서는 고급 패키징 기술에서 가장 일반적인 10가지 용어에 대해 간략하게 소개합니다.

2.5D 패키징

2.5D 패키징은 기존 2D IC 패키징 기술의 발전으로 보다 정교한 라우팅과 공간 활용이 가능합니다. 2.5D 패키징에서는 베어 다이 스택 또는 나란히 배치된 배치가 실리콘 TSV(실리콘 관통 비아)가 있는 인터포저 위에 위치합니다. 인터포저인 베이스는 칩 간의 연결을 용이하게 해줍니다.

2.5D 패키징은 고급 ASIC, FPGA, GPU 및 메모리 큐브에 일반적으로 사용됩니다. 2008년에 Xilinx는 대형 FPGA를 실리콘 인터포저를 통해 연결된 2.5개의 더 작고 더 높은 수율의 칩으로 세분화했습니다. 이는 나중에 고대역폭 메모리(HBM) 프로세서 통합을 위해 널리 채택된 XNUMXD 패키징의 시작을 의미합니다.

2.5D 패키징 회로도

3D 패키징

3D IC 패키징에서는 대규모 SoC(시스템 온 칩)를 구성할 필요 없이 로직 다이 스택을 함께 또는 메모리 다이 스택과 함께 사용할 수 있습니다. 베어 다이는 활성 인터포저 레이어를 통해 상호 연결됩니다. 2.5D IC 패키징은 전도성 범프 또는 TSV를 활용하여 인터포저에 부품을 적층하는 반면, 3D IC 패키징은 실리콘 웨이퍼의 여러 층을 TSV 지원 부품과 연결합니다.

TSV 기술은 2.5D 및 3D IC 패키징에서 중요한 구현 기술 역할을 하며, 반도체 업계에서는 HBM 기술을 사용해 3D IC 패키징용 DRAM 칩을 생산해 왔습니다.

3D 패키징의 단면을 보면 실리콘 칩 간의 수직적 연결이 금속 구리 TSV를 통해 이루어지는 것을 볼 수 있습니다.

칩렛

칩렛 라이브러리에는 다이 간 상호 연결 기술을 사용하여 패키징에 통합할 수 있는 다양한 모듈형 칩이 있습니다. 칩렛은 또 다른 형태의 3D IC 패키징을 나타내며, CMOS와 비CMOS 구성 요소의 이기종 통합을 가능하게 합니다. 즉, 패키지 내의 대형 SoC가 아닌 칩렛으로 알려진 소형 SoC(시스템 온 칩)입니다.

대형 SoC를 더 작은 칩으로 분해하면 개별 베어 다이에 비해 더 높은 수율과 더 낮은 비용을 제공합니다. Chiplet을 사용하면 설계자는 프로세스 노드나 제조 기술의 제약을 받지 않고 다양한 IP를 활용할 수 있습니다. 실리콘, 유리, 라미네이트 등 다양한 재료를 사용하여 제작할 수 있습니다.

Chiplet 기반 시스템은 인터포저 레이어의 여러 Chiplet으로 구성됩니다.

팬아웃 패키징

팬아웃 패키징에서는 "연결"이 칩 표면에서 팬아웃되어 더 많은 외부 I/O를 제공합니다. EMC(에폭시 몰딩 컴파운드)를 활용하여 베어 다이를 완전히 내장하고 웨이퍼 범핑, 언더필, 플립칩 본딩, 세척, 하단 디스펜스, 경화 및 인터포저 레이어 필요성과 같은 공정 단계를 제거하여 이종 통합을 더 간단하게 만듭니다.

다른 패키징 유형에 비해 팬아웃 기술은 더 많은 I/O로 더 작은 폼 팩터를 제공합니다. 2016년에는 애플이 TSMC의 패키징 기술을 활용해 16나노급 애플리케이션프로세서(AP)와 모바일 D램을 아이폰7에 단일 패키지로 통합하는 등 기술적 우위를 점했다.

팬아웃 패키징

팬아웃 웨이퍼 레벨 패키징(FOWLP)

FOWLP 기술은 실리콘 칩에 대해 더 많은 외부 연결을 가능하게 하는 WLP(웨이퍼 레벨 패키징)를 개선한 것입니다. 여기에는 칩을 에폭시 몰딩 컴파운드에 내장한 다음 웨이퍼 표면에 고밀도 재분배층(RDL)을 구성하고 솔더 볼을 적용하여 재구성된 웨이퍼를 형성하는 작업이 포함됩니다.

일반적으로 처리된 웨이퍼는 먼저 개별 베어 다이로 절단된 후 분산되어 캐리어 구조에 배치되고, 간격이 채워져 재구성된 웨이퍼가 형성됩니다. FOWLP는 패키징과 애플리케이션 회로 기판 사이에 상당한 수의 연결을 제공하며 기판이 베어 다이보다 크기 때문에 베어 다이의 간격이 실제로 더 느슨합니다.

팬아웃 패키징

이기종 통합

이종 통합에는 별도로 제조된 다양한 구성 요소를 상위 레벨 어셈블리로 결합하여 기능을 향상시키고 작동 특성을 향상시키는 것이 포함됩니다. 결과적으로, 반도체 부품 제조업체는 다양한 프로세스 흐름을 사용하여 기능 부품을 단일 부품으로 통합할 수 있습니다.

이종 통합은 SiP(System-in-Package)와 유사하지만 단일 기판에 여러 개의 베어 다이를 통합하는 대신 단일 기판에 칩렛 형태로 여러 IP를 통합하는 방식입니다. 이기종 통합의 기본 개념은 서로 다른 기능을 가진 여러 구성 요소를 동일한 패키지에 결합하는 것입니다.

이기종 통합 기술의 빌딩 블록

HBM

HBM은 스택 내, 그리고 메모리와 로직 구성요소 사이의 데이터에 고대역폭 채널을 제공하는 표준화된 스택 메모리 기술입니다. HBM 패키징은 메모리 다이를 함께 스택하고 TSV를 통해 연결하여 더 많은 I/O와 대역폭을 생성합니다.

JEDEC 표준인 HBM은 애플리케이션 프로세서, GPU 및 SoC와 함께 패키지 내에 여러 계층의 DRAM 구성 요소를 수직으로 통합합니다. HBM은 주로 고급 서버와 네트워크 칩을 위한 2.5D 패키징 형태로 구현됩니다. 최신 버전인 HBM2는 초기 HBM 버전에서 나타난 용량 및 클럭 속도 제한을 해결합니다.

HBM

인터포저

인터포저는 패키지 내의 여러 칩 다이 또는 회로 기판 간에 전기 신호를 전송하기 위한 도관입니다. 이는 소켓이나 커넥터 사이의 전기 인터페이스 역할을 하여 신호가 더 먼 거리를 이동하고 보드의 다른 소켓에 연결할 수 있도록 합니다.

인터포저는 실리콘이나 유기 재료로 만들어질 수 있으며, 여러 칩 다이와 회로 기판 사이의 브리지 역할을 합니다. 실리콘 인터포저는 고밀도 I/O 및 TSV 형성 기능으로 잘 알려진 검증된 기술로, 2.5D 및 3D IC 칩 패키징에서 중요한 역할을 합니다.

시스템 파티셔닝에서 인터포저의 일반적인 구현

재분배 계층

재배선 레이어는 패키지의 다양한 부분 사이에 전기적 연결을 설정하는 데 사용되는 구리 상호 연결 또는 트레이스로 구성됩니다. 이는 베어 다이를 패키지에 적층할 수 있도록 하는 금속 또는 고분자 유전체 층으로, 대형 칩 어셈블리의 I/O 피치를 줄입니다. 재분배 레이어는 2.5D 및 3D 패키징 솔루션의 필수적인 부분이 되어 그 위에 있는 칩이 인터포저를 통해 서로 통신할 수 있게 해줍니다.

재배포 레이어를 이용한 통합 패키징

TSV(실리콘 관통 비아)

TSV는 베어 실리콘 웨이퍼를 통해 수직 상호 연결을 제공하기 위해 웨이퍼에 구리를 채우는 것과 관련된 2.5D 및 3D 패키징 솔루션을 위한 핵심 구현 기술입니다. 이는 전기적 연결을 용이하게 하기 위해 전체 칩을 횡단하여 칩의 한 면에서 다른 면까지 최단 경로를 생성합니다.

이 공정에는 웨이퍼 전면에서 특정 깊이까지 관통 구멍이나 공동을 에칭하고 이를 절연한 다음 전도성 물질(일반적으로 구리)로 채우는 작업이 포함됩니다. 칩 제조 후, 웨이퍼는 뒷면에서부터 얇아져 실리콘 통과 비아와 웨이퍼 뒷면에 증착된 금속을 노출시켜 TSV 상호 연결을 완성합니다.

TSV 패키징에서는 DRAM 칩이 접지되고 관통되며 전극에 연결됩니다.

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