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Terminologia básica de embalagens avançadas
2024-03-22
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As embalagens avançadas são um grande destaque tecnológico da era “More than Moore”. À medida que a miniaturização de chips se torna cada vez mais desafiadora e cara em cada nó do processo, os engenheiros estão optando por colocar vários chips em embalagens avançadas, em vez de reduzir ainda mais os chips individuais. Este artigo fornecerá uma breve introdução aos dez termos mais comuns em tecnologia avançada de embalagens.
Embalagem 2.5D
O empacotamento 2.5D é um avanço da tecnologia tradicional de empacotamento IC 2D, permitindo roteamento e utilização espacial mais refinados. Em embalagens 2.5D, pilhas de matrizes simples ou colocações lado a lado ficam sobre um interposer com vias de silício através de silício (TSVs). A base, que é o intermediário, facilita a conectividade entre os chips.
O empacotamento 2.5D é comumente usado em ASICs, FPGAs, GPUs e cubos de memória de última geração. Em 2008, a Xilinx subdividiu seu grande FPGA em quatro chips menores e de maior rendimento conectados por meio de um interposer de silício. Isso marcou o início do pacote 2.5D, mais tarde amplamente adotado para integração de processadores de memória de alta largura de banda (HBM).
Embalagem 3D
No empacotamento de IC 3D, as matrizes lógicas são empilhadas juntas ou com pilhas de matrizes de memória sem a necessidade de construir um grande System-on-Chip (SoC). As matrizes nuas são interconectadas através de uma camada intermediária ativa. Enquanto o empacotamento de IC 2.5D utiliza colisões condutivas ou TSVs para empilhar componentes no intermediário, o empacotamento de IC 3D conecta múltiplas camadas de wafers de silício com componentes habilitados para TSV.
A tecnologia TSV serve como uma tecnologia capacitadora crucial em embalagens de IC 2.5D e 3D, e a indústria de semicondutores tem usado a tecnologia HBM para produzir chips DRAM para embalagens de IC 3D.
Chiplet
Dentro da biblioteca de chips, há uma variedade de chips modulares que podem ser integrados em embalagens usando tecnologia de interconexão matriz a matriz. Os chips representam outra forma de empacotamento de IC 3D, permitindo a integração heterogênea de componentes CMOS e não CMOS. Em outras palavras, eles são System-on-Chips (SoCs) menores, conhecidos como chips, em vez de grandes SoCs dentro do pacote.
A divisão de grandes SoCs em chips menores oferece rendimentos mais elevados e custos mais baixos em comparação com matrizes simples individuais. Os chips permitem que os projetistas aproveitem vários IPs sem serem limitados por nós de processo ou tecnologias de fabricação. Eles podem ser fabricados com uma variedade de materiais, incluindo silício, vidro e laminados.
Embalagem em leque
No pacote fan-out, as “conexões” são espalhadas na superfície do chip para fornecer mais E/S externas. Ele utiliza composto de moldagem epóxi (EMC) para incorporar completamente as matrizes nuas, eliminando etapas do processo como colisão de wafer, enchimento insuficiente, ligação flip-chip, limpeza, distribuição de fundo, cura e a necessidade de uma camada intermediária, tornando a integração heterogênea mais simples.
Em comparação com outros tipos de embalagem, a tecnologia fan-out oferece formatos menores com mais E/S. Em 2016, permitiu à Apple integrar seu processador de aplicativos de 16 nanômetros com DRAM móvel usando a tecnologia de empacotamento da TSMC em um único pacote para o iPhone 7, estabelecendo-se como um destaque tecnológico.
Embalagem Fan-Out em nível de wafer (FOWLP)
A tecnologia FOWLP é uma melhoria no empacotamento em nível de wafer (WLP) que permite mais conexões externas para chips de silício. Envolve incorporar o chip em um composto de moldagem epóxi, depois construir uma camada de redistribuição de alta densidade (RDL) na superfície do wafer e aplicar bolas de solda para formar um wafer reconstituído.
Normalmente, os wafers processados são primeiro cortados em matrizes simples individuais, que são então dispersas e colocadas em uma estrutura de suporte, com lacunas preenchidas para formar o wafer reconstituído. O FOWLP fornece um número significativo de conexões entre a embalagem e a placa de circuito de aplicação e, como o substrato é maior que a matriz nua, o espaçamento das matrizes nuas é, na verdade, mais relaxado.
Integração Heterogênea
A integração heterogênea envolve a combinação de diferentes componentes fabricados separadamente em uma montagem de nível superior, melhorando assim a funcionalidade e melhorando as características operacionais. Como resultado, os fabricantes de componentes semicondutores podem integrar componentes funcionais usando diferentes fluxos de processo em um único componente.
A integração heterogênea é semelhante ao System-in-Package (SiP), mas em vez de integrar várias matrizes simples em um único substrato, envolve a integração de vários IPs na forma de chips em um único substrato. O conceito fundamental da integração heterogênea é combinar múltiplos componentes com diferentes funcionalidades no mesmo pacote.
HBM
HBM é uma tecnologia de memória empilhada padronizada que fornece canais de alta largura de banda para dados dentro da pilha e entre memória e componentes lógicos. O empacotamento da HBM empilha matrizes de memória e as conecta por meio de TSVs para criar mais E/S e largura de banda.
HBM, um padrão JEDEC, integra verticalmente múltiplas camadas de componentes DRAM dentro do pacote junto com processadores de aplicativos, GPUs e SoCs. O HBM é implementado principalmente na forma de pacotes 2.5D para servidores de última geração e chips de rede. A versão mais recente, HBM2, aborda as limitações de capacidade e velocidade de clock observadas na versão inicial do HBM.
Interpositor
Um intermediário é um conduíte para transmitir sinais elétricos entre várias matrizes de chip ou placas de circuito dentro de um pacote. Ele serve como interface elétrica entre soquetes ou conectores, permitindo que os sinais percorram distâncias maiores e se conectem a outros soquetes na placa.
Os interpositores podem ser feitos de silício ou materiais orgânicos, atuando como uma ponte entre múltiplas matrizes de chip e placas de circuito. Os interpositores de silício são uma tecnologia comprovada, conhecida por suas capacidades de E/S de alta densidade e formação de TSV, desempenhando um papel crucial no empacotamento de chips IC 2.5D e 3D.
Camada de redistribuição
A camada de redistribuição consiste em interconexões ou traços de cobre usados para estabelecer conexões elétricas entre várias partes do pacote. É uma camada dielétrica de metal ou alto polímero que permite que matrizes nuas sejam empilhadas no pacote, reduzindo o passo de E/S de grandes conjuntos de chips. A camada de redistribuição tornou-se parte integrante das soluções de empacotamento 2.5D e 3D, permitindo que os chips nela contidos se comuniquem entre si por meio do intermediário.
Através do Silício Via (TSV)
TSV é uma tecnologia chave para soluções de empacotamento 2.5D e 3D, envolvendo o preenchimento de cobre em wafers para fornecer interconexões verticais através de wafers de silício puro. Ele percorre todo o chip para facilitar as conexões elétricas, criando o caminho mais curto de um lado ao outro do chip.
O processo envolve gravar furos ou cavidades na parte frontal do wafer até uma certa profundidade, isolando-os e preenchendo-os com material condutor (normalmente cobre). Após a fabricação do chip, o wafer é afinado na parte traseira para expor as vias através do silício e o metal depositado na parte traseira do wafer, completando as interconexões do TSV.
Embalagem 2.5D
O empacotamento 2.5D é um avanço da tecnologia tradicional de empacotamento IC 2D, permitindo roteamento e utilização espacial mais refinados. Em embalagens 2.5D, pilhas de matrizes simples ou colocações lado a lado ficam sobre um interposer com vias de silício através de silício (TSVs). A base, que é o intermediário, facilita a conectividade entre os chips.
O empacotamento 2.5D é comumente usado em ASICs, FPGAs, GPUs e cubos de memória de última geração. Em 2008, a Xilinx subdividiu seu grande FPGA em quatro chips menores e de maior rendimento conectados por meio de um interposer de silício. Isso marcou o início do pacote 2.5D, mais tarde amplamente adotado para integração de processadores de memória de alta largura de banda (HBM).
Diagrama esquemático de embalagem 2.5D
Embalagem 3D
No empacotamento de IC 3D, as matrizes lógicas são empilhadas juntas ou com pilhas de matrizes de memória sem a necessidade de construir um grande System-on-Chip (SoC). As matrizes nuas são interconectadas através de uma camada intermediária ativa. Enquanto o empacotamento de IC 2.5D utiliza colisões condutivas ou TSVs para empilhar componentes no intermediário, o empacotamento de IC 3D conecta múltiplas camadas de wafers de silício com componentes habilitados para TSV.
A tecnologia TSV serve como uma tecnologia capacitadora crucial em embalagens de IC 2.5D e 3D, e a indústria de semicondutores tem usado a tecnologia HBM para produzir chips DRAM para embalagens de IC 3D.
A partir da visão transversal do empacotamento 3D, pode-se observar que a interconexão vertical entre os chips de silício é obtida através de TSVs de cobre metálico.
Chiplet
Dentro da biblioteca de chips, há uma variedade de chips modulares que podem ser integrados em embalagens usando tecnologia de interconexão matriz a matriz. Os chips representam outra forma de empacotamento de IC 3D, permitindo a integração heterogênea de componentes CMOS e não CMOS. Em outras palavras, eles são System-on-Chips (SoCs) menores, conhecidos como chips, em vez de grandes SoCs dentro do pacote.
A divisão de grandes SoCs em chips menores oferece rendimentos mais elevados e custos mais baixos em comparação com matrizes simples individuais. Os chips permitem que os projetistas aproveitem vários IPs sem serem limitados por nós de processo ou tecnologias de fabricação. Eles podem ser fabricados com uma variedade de materiais, incluindo silício, vidro e laminados.
Um sistema baseado em Chiplet consiste em vários chips em uma camada intermediária
Embalagem em leque
No pacote fan-out, as “conexões” são espalhadas na superfície do chip para fornecer mais E/S externas. Ele utiliza composto de moldagem epóxi (EMC) para incorporar completamente as matrizes nuas, eliminando etapas do processo como colisão de wafer, enchimento insuficiente, ligação flip-chip, limpeza, distribuição de fundo, cura e a necessidade de uma camada intermediária, tornando a integração heterogênea mais simples.
Em comparação com outros tipos de embalagem, a tecnologia fan-out oferece formatos menores com mais E/S. Em 2016, permitiu à Apple integrar seu processador de aplicativos de 16 nanômetros com DRAM móvel usando a tecnologia de empacotamento da TSMC em um único pacote para o iPhone 7, estabelecendo-se como um destaque tecnológico.
Embalagem em leque
Embalagem Fan-Out em nível de wafer (FOWLP)
A tecnologia FOWLP é uma melhoria no empacotamento em nível de wafer (WLP) que permite mais conexões externas para chips de silício. Envolve incorporar o chip em um composto de moldagem epóxi, depois construir uma camada de redistribuição de alta densidade (RDL) na superfície do wafer e aplicar bolas de solda para formar um wafer reconstituído.
Normalmente, os wafers processados são primeiro cortados em matrizes simples individuais, que são então dispersas e colocadas em uma estrutura de suporte, com lacunas preenchidas para formar o wafer reconstituído. O FOWLP fornece um número significativo de conexões entre a embalagem e a placa de circuito de aplicação e, como o substrato é maior que a matriz nua, o espaçamento das matrizes nuas é, na verdade, mais relaxado.
Embalagem em leque
Integração Heterogênea
A integração heterogênea envolve a combinação de diferentes componentes fabricados separadamente em uma montagem de nível superior, melhorando assim a funcionalidade e melhorando as características operacionais. Como resultado, os fabricantes de componentes semicondutores podem integrar componentes funcionais usando diferentes fluxos de processo em um único componente.
A integração heterogênea é semelhante ao System-in-Package (SiP), mas em vez de integrar várias matrizes simples em um único substrato, envolve a integração de vários IPs na forma de chips em um único substrato. O conceito fundamental da integração heterogênea é combinar múltiplos componentes com diferentes funcionalidades no mesmo pacote.
Blocos de construção de tecnologias de integração heterogêneas
HBM
HBM é uma tecnologia de memória empilhada padronizada que fornece canais de alta largura de banda para dados dentro da pilha e entre memória e componentes lógicos. O empacotamento da HBM empilha matrizes de memória e as conecta por meio de TSVs para criar mais E/S e largura de banda.
HBM, um padrão JEDEC, integra verticalmente múltiplas camadas de componentes DRAM dentro do pacote junto com processadores de aplicativos, GPUs e SoCs. O HBM é implementado principalmente na forma de pacotes 2.5D para servidores de última geração e chips de rede. A versão mais recente, HBM2, aborda as limitações de capacidade e velocidade de clock observadas na versão inicial do HBM.
HBM
Interpositor
Um intermediário é um conduíte para transmitir sinais elétricos entre várias matrizes de chip ou placas de circuito dentro de um pacote. Ele serve como interface elétrica entre soquetes ou conectores, permitindo que os sinais percorram distâncias maiores e se conectem a outros soquetes na placa.
Os interpositores podem ser feitos de silício ou materiais orgânicos, atuando como uma ponte entre múltiplas matrizes de chip e placas de circuito. Os interpositores de silício são uma tecnologia comprovada, conhecida por suas capacidades de E/S de alta densidade e formação de TSV, desempenhando um papel crucial no empacotamento de chips IC 2.5D e 3D.
Implementações típicas de Interposer em particionamento de sistema
Camada de redistribuição
A camada de redistribuição consiste em interconexões ou traços de cobre usados para estabelecer conexões elétricas entre várias partes do pacote. É uma camada dielétrica de metal ou alto polímero que permite que matrizes nuas sejam empilhadas no pacote, reduzindo o passo de E/S de grandes conjuntos de chips. A camada de redistribuição tornou-se parte integrante das soluções de empacotamento 2.5D e 3D, permitindo que os chips nela contidos se comuniquem entre si por meio do intermediário.
Embalagem integrada usando camada de redistribuição
Através do Silício Via (TSV)
TSV é uma tecnologia chave para soluções de empacotamento 2.5D e 3D, envolvendo o preenchimento de cobre em wafers para fornecer interconexões verticais através de wafers de silício puro. Ele percorre todo o chip para facilitar as conexões elétricas, criando o caminho mais curto de um lado ao outro do chip.
O processo envolve gravar furos ou cavidades na parte frontal do wafer até uma certa profundidade, isolando-os e preenchendo-os com material condutor (normalmente cobre). Após a fabricação do chip, o wafer é afinado na parte traseira para expor as vias através do silício e o metal depositado na parte traseira do wafer, completando as interconexões do TSV.
Na embalagem TSV, os chips DRAM são aterrados, penetrados e conectados a eletrodos
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