第三世代半導体材料であるSiCは、あらゆる面でSi系材料よりも優れた性能を発揮します。従来のSi半導体材料を用いたパワーデバイスと比較して、新世代のSiCパワーデバイスは、高速スイッチング速度、高耐圧、優れた高温動作能力といった利点を持ち、将来のパワーエレクトロニクス技術の発展要件をより良く満たすことができます。
上海占新電子は、3年間の徹底的な研究開発と努力を経て、中国で初めて6インチSiC MOSFETおよびSBDプロセス、そしてSiC MOSFETドライバチップを習得した企業となりました。本稿では、占新電子のSiCパワーデバイスの信頼性と応用について解説し、ユーザーが安心して使用でき、使用中に不安を感じることなく、より良い製品開発に役立てていただけるように努めます。  
  1. 上海占信電子のSiC MOSFETには、正負の電圧ストレス限界に関するデータはありますか？  
Zhanxin ElectronicsのSiC MOSFETゲート電圧仕様（+20V/-5V）はJEDECに厳密に準拠して認証されており、室温での製品寿命が10年以上であることを保証します。ゲート電圧仕様を超えるアプリケーションの場合、主に2つの考慮事項があります。  
まず、ゲート自体の寿命モデルは、主にSiO2のTDDB（時間依存誘電破壊）モデルによって決定されます。SiC上に成長させたSiO2誘電体層の品質は、Si上に成長させたSiO2と同等であることを示すデータが既に多数存在します。したがって、TDDBの観点から、20Vゲート誘電体が耐えられる高電圧と、この電圧での寿命モデルは、Siのものと類似しています。MOSFETとIGBTは同じです。Zhanxin Electronicsは、Zhanxin独自のSiC MOSFETを使用して、SiO2ゲート誘電体プロセスとデバイス寿命モデルを確立しています。  
第二に、SiC MOSFETとSi MOS製品（MOSFETとIGBT）の最大の違いと課題は、PBTI（正バイアス温度不安定性）とNBTI（負バイアス温度不安定性）です。正バイアスを加えるとデバイスのVthが増加し、負バイアスを加えるとデバイスのVthが減少します。JEDEC認証条件では、ゲート電圧仕様内で動作させることでデバイスの寿命を保証できます。ゲート電圧仕様を超えるアプリケーション寿命モデルについては、Zhanxin Electronicsが装置を構築し、詳細な計画と研究を行っています。一般的に、正ゲート電圧が25Vを超えず、負ゲート電圧が-10Vを下回らない限り、デューティサイクルの比較的小さなパルスはデバイスの性能に回復不能な損傷を与えません。具体的な定量的関係と寿命モデルは、第1ラウンドの研究の最後に示されます。  
  2. 上海占信電子は、SiC MOSFETアプリケーションにおける負の駆動電圧の確立という問題をどのように解決しているのでしょうか？このアプローチは信頼できるものですか？  
Zhanxin Electronicsは、業界初となる8ピンパッケージの35V/4AドライバIVCR1401D/IVCR1401DPを開発しました。このドライバは負電圧駆動機能を内蔵しています。ドライバ起動後、NEG出力はGNDにプルダウンされ、内部電流源によって負電圧コンデンサが急速に充電されます。負電圧が確立されると、NEGピンは解放され、内部負電圧レギュレータによって負電圧が-3.5Vに調整され、正常動作となります。その後、ゲート駆動信号NEGは(VCC-3.5V)と-3.5Vの間で切り替わります。下図は、負電圧コンデンサの負電圧確立プロセスを示しています。1μFのコンデンサの充電には約28μsかかります。負電圧コンデンサのリプルを低減するために、Cg容量の100倍以上のX7Rコンデンサを使用し、負電圧を確実かつ安定的に確立および駆動する必要があります。当社独自のエージングテストシステム回路は、このチップを使用して検証済みです。 1000V/20A/125℃の動作条件下でSiC MOSFETを駆動できます。1000時間の連続動作後も、安定かつ確実に駆動できます。  
    図1      3. 上海占信電子は、SiC MOSFETアプリケーションにおける負電圧スパイクの問題をどのように解決していますか？負電圧スパイク発生のメカニズムは何ですか？それに対処する方法は何ですか？  
SiC MOSFETは、従来のSiパワーデバイスよりもスイッチング速度が速い。しかし、この高速な過渡プロセスにより、SiC MOSFETのスイッチング性能はループの寄生パラメータに対してより敏感になり、特に駆動波形にそれが反映される。下の図は、ミラー効果によって生成される電圧スパイクを示している。SiC MOSFETのハーフブリッジアプリケーションでは、下側のチューブはオフのままである。上側のチューブがオフになると、より大きなdv/dtが生成される。パワーループと駆動ループの寄生インダクタンスにより、より大きなミラー電流が生成される。この電流は駆動抵抗RGに電圧降下を生成し、VGS波形に負のスパイクが現れる。同様に、上側のチューブがオンになると、より大きなdv/dtが生成される。ループに存在する寄生インダクタンスにより、より大きなミラー電流も生成される。この電流は駆動抵抗RGに電圧降下を生成し、VGS波形に正のスパイクが現れる。     図2  
  駆動部の負圧スパイクを低減するために、いくつかの提案があります。  
1) 駆動抵抗 RG にミラー効果による電圧降下を低減し、ミラーピーク電圧を低減するために、バックツーバック MOS (推奨モデル: QS5K2TR) を並列に接続します。これは、下の図 Q1、Q2 に示されています。
  図3 2) ドライバチップをSiC MOSFETのゲートにできるだけ近づけて配置し、ドライブループの寄生インダクタンスをできるだけ低減します。3) レイアウト内のパワーループの面積を最小化し、パワーループとドライブループの共通ソースインダクタンスを最小化します。4) 条件が許せば、TO247-4パッケージのSiC MOSFETを使用し、デバイスピンによる寄生インダクタンスを低減するために、ケルビン駆動をできるだけ多く使用します。  
  4. 上海展鑫電子は、SiC MOSFET アプリケーションにおけるスイッチング発振の問題をどのように解決しますか?  
SiC MOSFETの発振問題で最も重要なことは、まず駆動回路の発振問題を解決し、駆動信号の発振による発振を防ぐことです。駆動ループの発振問題を解決するには、寄生インダクタンスと発振をできるだけ低減するために、駆動チップをSiC MOSFETのゲートにできるだけ近づける必要があります。下の2つの図をご覧ください。上の図は、ドライバチップがSiCMOSFETから遠い場合のテスト波形を示しており、下の図は、ドライバチップが近い場合のテスト波形を示しています。2つの図のスカイブルーの波形はVgs波形、黄色の波形はVds波形です。左の図ではミラーピークが19.2Vと高いのに対し、右の図ではミラーピークはわずか4.6Vです。このような大きな改善の主な理由は、ドライバICがSiC MOSFETに比較的近い位置にあることです。  
    図4  
次に、SiC MOSFETのレイアウトに関する注意点について説明します。適切なレイアウトは発振を低減するのに役立ちます。まず、ドライバICはSiC MOSFETにできるだけ近づけて配置し、ドライバ回路の面積をできるだけ小さくする必要があります。次に、高周波発振は、PCBとMOSFETの浮遊インダクタンスおよび浮遊容量（主にCoss）との間の発振によって引き起こされます。下の図に示すように、赤い点線はパワーループの領域、緑の点線はドライブループの領域です。これらの領域が小さいほど、SiC MOSFETがスイッチングする際の発振は小さくなります。  
    図5   5. SiC MOSFETドライバとSi IGBTドライバの類似点と相違点は何ですか？SiC MOSFETはIGBTプラグインドライバボード方式で駆動できますか？  
使用できません。駆動基板を使用しているため、駆動回路の寄生インダクタンスが比較的大きく、ダンピングのために大きな駆動抵抗器が必要となり、結果としてスイッチング速度が低下し、損失が増加します。ダンピングのために大きな駆動抵抗器を使用しない場合、Vgs波形が比較的大きな振動を起こし、Vdsの振動につながり、スイッチング損失が増加します。さらに、比較的大きな寄生インダクタンス自体が駆動回路のインピーダンスを増加させ、駆動回路のミラー効果抑制能力が弱まり、結果としてスイッチング速度の低下と損失の増加につながります。  
  6. SiC MOSFETを並列接続する際に注意すべき点は何ですか？  
各 SiC MOSFET の駆動回路と主電源回路が可能な限り対称になるように、ドライバ チップの出力から各 SiC MOSFET のゲートまでの距離を同じにする必要があります。MOSFET には、一貫性を高めるために個別の Rg が必要です。並列接続された MOSFET が駆動抵抗を共有すると、しきい値電圧が最も低い MOSFET が最初にオンになり、他の MOSFET の Vgs はしきい値電圧にクランプされるため、しきい値電圧が最も低い MOSFET のみがオンになり、他のすべての MOSFET はオンになりません。ターンオフ プロセスについても同様です。しきい値電圧が最も高い MOSFET が最初にオフになり、MOSFET がターンオフ プロセスを完了するまで電圧はしきい値電圧にクランプされます。1 つの駆動抵抗を使用してすべての MOSFET を駆動すると、スイッチング時に比較的大きな動的な不均一な電流の流れが発生することがわかります。このため、各 MOSFET に個別の Rg を構成して、各 MOSFET の Vgs を分離し、動的な電流共有を強化する必要があります。静的電流分担特性は、主にMOSFET自体のパラメータの一貫性によって実現されます。直接並列接続を行う場合は、パラメータが一貫性のあるMOSFETを慎重に選択する必要があります。
 
    図6  
  8. SiC MOSFET TO247-4の寄生インダクタンスはTO247-3と比べてどれくらい優れていますか？何か特定のパラメータはありますか？  
CREEが発表したデータによると、TO247-4パッケージのスイッチング損失は、TO247-3パッケージ（600V/40A）のスイッチング損失のわずか30%に過ぎません。このことから、TO247-4パッケージの利点が非常に大きいことがわかります。  
    図7  
TO247-3 パッケージ内部の共通ソースインダクタは、MOSFET のオン/オフ速度を遅くし、スイッチング損失を増加させます。しかし、TO247-4 は駆動用のソースリードが別になっているため、共通ソースインダクタをバイパスし、スイッチングプロセスに対する共通ソースインダクタの影響を回避し、スイッチング損失を低減するという目的を達成します。まず、オンプロセスを見てみましょう。典型的なダブルパルス実験では、上側のチューブをオン/オフすることで実現されます。ここでは主に上側のチューブの Vgs ループに注目します。上側のチューブがオンになると、Q1 の Id が増加し、L_SL によって誘起される電圧が上向きに正、下向きに負となり、その電圧は外部駆動電圧 (正の電圧) と同じ極性を持つため、内部 MOSFET ダイの Vgs 電圧が低下し、MOSFET のオンプロセスが遅くなります。  
    図8  
次に、上部チューブのターンオフプロセスを見てみましょう。Q1がオフになり、Idが減少します。L_SLによって誘起される電圧は、上部では負、下部では正です。この電圧は外部駆動電圧（負電圧またはゼロ電圧）とは逆の極性を持つため、ターンオフプロセス中に実際の内部MOSFETダイ上のVgs電圧が低下します。L_SLの電圧が十分に大きい場合、内部MOSFETダイ上の電圧が負から正に変化し、誤ってターンオンしてしまう可能性さえあります。そのため、L_SLはターンオフプロセスを遅くし、ターンオフ損失を増加させます。  
    図9  
下図はTO247-4パッケージを使用しています。ケルビンソースリードが別個に設けられているため、L_SLに誘起される電圧が駆動回路に影響を与えることがなく、スイッチング速度の向上とスイッチング損失の低減につながります。  
   

図10

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