1: Undang-undang Moore

Pada tahun 1965, legenda Silicon Valley, salah seorang "Lapan Pengkhianat" Fairchild, bekas Ketua Pegawai Eksekutif dan pengerusi kehormat Intel, dan penemu undang-undang yang hebat, Gordon · Moore, sedang menyediakan laporan mengenai trend pembangunan memori komputer. .

Apabila dia mula merancang data, dia melihat trend yang mengejutkan.

Setiap cip baharu mengandungi kira-kira dua kali ganda kapasiti pendahulunya, dan setiap cip dihasilkan dalam tempoh 18 hingga 24 bulan dari cip sebelumnya. Jika aliran ini berterusan, kuasa pengkomputeran berbanding tempoh masa akan meningkatkan kenaikan eksponen.

 

Ini adalah Undang-undang Moore yang terkenal, dan penerangannya tentang pembangunan industri litar bersepadu adalah luar biasa betul.

untuk menyimpulkan:

1: Bilangan litar bersepadu pada cip litar bersepadu (wafer) berganda setiap 18 bulan.

2. Prestasi mikropemproses meningkat dua kali ganda setiap 18 bulan, manakala harga turun separuh.

3. Prestasi komputer yang satu dolar boleh beli empat kali ganda setiap 18 bulan.

 

Anda mungkin berfikir bahawa Undang-undang Moore hanyalah ringkasan?

Malah, ini boleh menyimpulkan formula, iaitu, setiap 18 bulan, kawasan cip dibelah dua apabila saiz cip kekal tidak berubah.

Dengan cara ini, wafer dengan saiz yang sama boleh menghasilkan cip dua kali lebih banyak.

 

Jika kawasan cip proses penjanaan sebelumnya ialah 1mm2, dalam proses baharu, kawasan itu adalah separuh daripada proses baharu, iaitu 0.5mm2.

Kami menganggap bahawa kos dua generasi wafer adalah sama (secara amnya, proses baru akan lebih mahal), maka kos proses baru adalah separuh daripada kos proses asal.

Inilah realiti yang didedahkan oleh Undang-undang Moore:

Iaitu, cip yang menggunakan proses baru mempunyai kawasan yang lebih kecil, penggunaan kuasa yang lebih baik, frekuensi yang lebih tinggi dan kos yang lebih rendah.

Ini ialah serangan pengurangan dimensi teknologi baharu pada teknologi lama!

Kelebihan dan faedah ini adalah enjin yang memacu kemajuan berterusan teknologi cip.

Itulah konotasi Hukum Moore.

Jika teknologi cip meningkat, saiz setiap transistor akan mengecil. Berapa banyak ia mengecut?

 

Seperti yang ditunjukkan dalam rajah di atas, walaupun bilangan transistor kekal sama, kawasan cip proses baharu generasi seterusnya adalah separuh daripada generasi sebelumnya.

 

Jadi apakah hubungan antara X dan Y?

Bagaimana jika kita mengira dalam segi segi empat sama?

Kemudian proses baru adalah kira-kira 0.7 kali saiz transistor proses lama.

Iaitu, transistor akan menjadi 0.7 kali lebih kecil.

Menurut Undang-undang Moore, kita boleh menggunakan pengetahuan matematik sekolah rendah untuk mengira kemajuan setiap generasi teknologi, bermula dari 800nm ​​(nod proses 80586 ini).

 

 

Perkembangan teknologi cip juga mengesahkan ini:

Daripada 0.8 μm, 0.5 μm, 0.35 μm, 0.25 μm, 0.18 μm, 0.13 μm, 90 nm, 65 nm, 45 nm, 32 nm, 22 nm, 16 nm, 10 nm, 7 nm, 5 nm.

 

Nod proses sebenar memenuhi keperluan ini.

Undang-undang Moore benar-benar konsisten dengan proses pembuatan cip semasa.

sihir!

2: Separuh nod

Sesetengah pelajar yang mempunyai pengetahuan proses mungkin berkata:

Ada yang tidak kena,

Dalam gambar ini, ke mana perginya proses 40nm, 28nm, dan 14nm yang panas.

Ya, ini melibatkan kaedah biasa yang digunakan oleh pengeluar cip.

mengecil.

Kita semua tahu bahawa selepas nod proses berjaya dibangunkan, kos penyelidikan dan pembangunannya sangat tinggi.

Jika anda boleh terus mengoptimumkan pada nod proses ini, kawasan, penggunaan kuasa, dsb.

Ia juga merupakan satu cara untuk memaksimumkan penggunaan pelaburan sedia ada.

Sama seperti apa yang dilakukan Intel pada 14nm.

14nm+++

Pengoptimuman berterusan.

 

Dan pengecutan yang kita bicarakan hari ini juga merupakan pengoptimuman.

Ia pada asasnya berskala berkadar dengan penggunaan pencahayaan (MASK). Saiz transistor dikurangkan sedikit, dan cip masih boleh berfungsi seperti biasa, dengan itu mengurangkan kawasan cip dan mengurangkan kos.

Jadi apakah nisbah pengecutan?

Pengecutan biasanya mengurangkan saiz transistor dengan faktor 0.9.

 

Kira-kira setiap panjang sisi berskala 0.9; kawasan keseluruhan dikurangkan sebanyak 0.81;

 

Proses ini juga dikenali sebagai die shrink.

Walau bagaimanapun, pengecilan kecil mungkin menimbulkan masalah baharu, seperti peningkatan arus kebocoran, tetapi arus kebocoran boleh diselaraskan oleh parameter proses. Kecilkan juga boleh mengetuk potensi nod proses ini tanpa mengubah ciri proses.

Nod proses yang mengecut ini juga dipanggil nod separuh.

Contohnya:

 40nm ialah separuh nod selepas 45nm mengecut.

 28nm ialah separuh nod selepas pengecutan 32nm.

 20nm ialah separuh nod selepas 22nm mengecut.

 14nm juga boleh dianggap sebagai separuh nod selepas 16nm mengecut.

Darabkan proses sebelumnya dengan 0.9.

Pengecutan DIE dilakukan oleh pengeluar cip dan tiada kaitan dengan syarikat reka bentuk cip.

Reka letak yang direka oleh jurutera semuanya telah dikecutkan terlebih dahulu, dan apabila pengilang menghasilkannya, ia secara langsung mengecut, dan kawasan dadu yang dijana secara berkadar lebih kecil daripada versi.

Jadi jurutera reka bentuk cip kami kini mempunyai proses pengecutan apabila melakukan proses separuh nod seperti 40nm atau 28nm.

Ia akan didapati bahawa susun atur cip adalah lebih besar daripada kawasan DIE sebenar.

Jika kita mengira kawasan DIE (cip) akhir, ia sebenarnya adalah kawasan selepas pengecutan, bukan kawasan susun atur.

 

Alat EDA menandakan kawasan sebelum mengecut (pra mengecut).

 

Iaitu, syarikat reka bentuk memberikan kilang cip lukisan reka bentuk 10X10, tetapi kilang cip menghasilkan saiz 9x9.

 

Untuk definisi khusus DIE, WAFER, dsb., untuk pelajar yang tidak dikenali, anda boleh merujuk kepada ""Perkataan-perkataan" itu daripada jurutera cip manusia berkualiti tinggi yang asalnya ditulis oleh abang saya"

 

Yang dioptimumkan ini, 40nm, 28nm, dsb., telah menjadi proses yang lebih matang dan tahan lama.

45nm, 32nm, dsb. asal, berbanding dengan 40nm, 28nm yang dioptimumkan, tidak lagi mempunyai kelebihan, pengeluar tidak lagi mempromosikan proses ini.

 

Malah, industri biasanya menganggap nod proses 45nm/40nm, 32nm/28nm, 22nm/20nm, 16nm/14nm sebagai nod proses yang sama, iaitu satu generasi, tetapi dioptimumkan oleh pengeluar melalui pengecutan.

Selepas menambah pengecutan, kita melihat 28nm, 14nm, 10nm, 7nKedua-dua m dan 5nm semasa boleh dikira menggunakan pengetahuan matematik sekolah rendah dalam bahagian Undang-undang Moore sebelumnya.

 

Sesuai, teori dan amalan adalah dalam persetujuan yang baik.

 

Gordon Moore, sungguh genius!

3: Panjang gerbang

 

Tetapi adakah ini benar?

 

Terdapat makna tersembunyi yang besar dalam angka-angka ini.

 

Jom tengok gambar:

 

 

Dari kira-kira 1960-an hingga akhir 1990-an, nod dinamakan berdasarkan panjang gerbangnya. Rajah daripada IEEE ini menunjukkan hubungan berikut.

 

Panjang get dan separuh pic (separuh jarak antara dua ciri yang sama pada cip) sepadan dengan nama nod proses, itulah sebabnya 0.5um, 0.35um, 0.25um sebenarnya dinamakan.

Tetapi di bawah 28nm, disebabkan penggunaan teknologi baharu seperti finfet, ini tidak sepadan dengan panjang nod dan get dan separuh nada sebenar.

 

 

 

Jika anda mengekalkan nama nod dan saiz ciri sebenar dalam penyegerakan, ia akan muncul sebagai garis merah.

 

Sebelum 2015, saiz proses minimum untuk pembuatan cip akan jatuh di bawah 1nm.

 

Malah, pengeluar diam-diam melintasi gudang,

 

Pada hakikatnya, keseluruhan lengkung proses adalah lebih dekat dengan yang ditunjukkan oleh garis biru.

 

7nm dan 5nm yang anda fikirkan bukan lagi panjang get atau separuh nada.

Jadi bagaimana 7nm dan 5nm terhasil?

Lukiskan pai!

Lukis pai, adakah anda biasa dengan ini?

 

Bos syarikat adalah yang terbaik dalam melakukan ini, melukis pai atau melukis peta jalan.

 

Bos berkata: Ia akan berganda setiap tahun dalam tiga tahun akan datang. Tahun ini, jualan akan menjadi 100 juta. Dalam 10 tahun, ia akan menjadi sebuah syarikat dengan jualan 100 bilion.

 

Maksudnya, benda ni tak boleh kira macam ni. Mengikut pengiraan ini, selepas beberapa dekad, bumi akan menjadi milik syarikat anda, dan jualan anda tidak akan selesai.

 

Jadi bagaimanakah pai pembuatan cip, atau (peta jalan) dilukis?

Kerana pembuatan semikonduktor melibatkan perbelanjaan modal yang besar dan banyak penyelidikan jangka panjang. Purata masa daripada pengenalan kaedah teknikal baharu dalam kertas kerja kepada pembuatan komersial berskala besar adalah kira-kira 10-15 tahun.

 

Beberapa dekad yang lalu, industri semikonduktor menyedari bahawa jika terdapat peta jalan keseluruhan untuk pengenalan nod dan saiz fungsian yang akan ditangani oleh nod tersebut, itu akan membimbing setiap unit yang terlibat dalam aliran cip.

Maksudnya, sebagai contoh, pada tahun 2025, kami akan melukis pai besar untuk membangunkan 1nm. Kemudian, pengeluar peralatan litografi, pengeluar peralatan etsa, pengeluar bahan, institusi penyelidikan, dll. yang diperlukan pada masa ini mesti menyasarkan matlamat ini.

Pelan hala tuju ini terutamanya bertujuan untuk "menyediakan rujukan masa depan utama bagi universiti, konsortium dan penyelidik industri untuk merangsang inovasi dalam pelbagai bidang teknologi".

Dalam erti kata lain, adalah perlu untuk melukis pai besar untuk pengamal pembuatan kerepek.

 

Selama bertahun-tahun, Pelan Hala Tuju Teknologi Antarabangsa untuk Semikonduktor (ITRS) telah menerbitkan peta jalan keseluruhan untuk industri. Pelan hala tuju ini menjangkau 15 tahun dan menetapkan matlamat keseluruhan untuk pasaran semikonduktor.

ITRS adalah orang yang melukis pai!

 

Bagaimana untuk melukis peta jalan ini?

Undang-undang Moore, sudah tentu, seperti yang diterangkan dalam bahagian pertama artikel ini.

Undang-undang Moore sangat biadap.

 

Telah dari beberapa ratus nm, kering kepada 5nm atau 3nm.

 

Maksudnya, matematik boleh melakukan ini, tetapi bolehkah fizik melakukannya?

 

Agak tergesa-gesa untuk melakukan ini.

 

4: Cara Pemasaran: BMW 5 Series dan 5nm

Tidak lama selepas itu, organisasi ITRS (International Technology Roadmap for Semiconductors) juga memahami bahawa ini tidak boleh diterima.

Sebab mengapa anda tidak boleh mengaitkan panjang get atau separuh nada dengan saiz nod ialah:

 

Jadi dimensi ini sama ada berhenti berskala atau berskala lebih perlahan.

Darab secara kejam dengan 0.7 dan jangkakan transistor berfungsi.

Transistor sedemikian tidak boleh dihasilkan oleh industri.

 

Jadi, pada tahun 2010, ITRS secara kolektif merujuk kepada teknologi pada setiap nod sebagai "penskalaan setara".

Dalam erti kata lain, anda tidak perlu benar-benar sepadan, anda fikir ia tidak buruk.

 

Maksudnya, 7nm dan 5nm bukan lagi panjang get atau separuh nada yang mereka rujuk pada asalnya.

 

Perubahan ini mencerminkan status quo industri pembuatan cip:

 

"Ia pernah menjadi nod teknologi, nombor nod, yang bermaksud sesuatu, beberapa fungsi pada wafer," kata Philip Wong dari TSMC semasa ucaptama Hot Chips 31.

 

Tetapi: "Hari ini, nombor itu hanyalah nombor. Mereka seperti model kereta - seperti BMW 5 Series atau Mazda 6. Tidak kira apa nombor itu, ia hanya destinasi teknologi seterusnya, namanya. Jadi kami Jangan mengelirukan nama nod dengan apa yang sebenarnya disediakan oleh teknologi."

  

 

 

 

Titik lukisan: jangan mengelirukan nama nod dengan teknologi sebenar

 

5nm dan 7nm tidak berbeza dengan BMW 5 dan Mazda 6.

 

Ini hanyalah taktik pemasaran.

 

Bukannya orang ramai akan mengelirukan nama itu.

Pengilang cip ini, yang menggunakan perkataan pemasaran ini untuk mengelirukan nod proses dan saiz sebenar transistor?

 

Walaupun kapal besar Moore's Law memasuki perairan cetek, ia hampir kandas.

Mari kita goyangkan kapal besar ini bersama-sama dan teruskan seperti yang dikatakan oleh Moore's Law,

 

Jadi seseorang di Intel datang dengannya.

Jangan cakap, 5nm, 7nm, mari kita bandingkan terus bilangan transistor seunit luas.

Inilah formula:

 

Pakar pembuatan cip Intel, Mark Bohr, percaya bahawa setiap pembuat cip harus mendedahkan ketumpatan transistor logiknya dalam MTr/mm2 (berjuta-juta transistor setiap milimeter persegi) apabila merujuk kepada nod proses.

Ini juga menjelaskan mengapa 10nm Intel dan 7nm TSMC, walaupun nampaknya dua generasi, pada dasarnya mempunyai ketumpatan transistor yang sama.

 

 

 

Walau bagaimanapun, formula ini terlalu rumit.

Bagaimana mungkin 7nm dan 5nm memberi kesan publisiti yang baik kepada orang ramai.

Tetapi, secara jujur, Intel sendiri tidak benar-benar mengikuti model panjang gerbang (panjang pintu) dalam skema penamaannya sendiri.

Daripada jadual di bawah, apabila kraf itu berkembang, pemain semakin berkurangan.

Pemain kelas atasan ditinggalkan oleh TSMC dan Samsung, dan Intel, yang telah mengejar ketinggalan.

Tahun depan, Samsung dan 3nm TSMC kedua-duanya mendakwa dihasilkan secara besar-besaran.

Tetapi kali ini, kita harus tahu bahawa ini hanyalah nama kod proses penjanaan, dan tiada kaitan dengan 3nm itu sendiri.

Dari 7nm, 5nm, hingga 3nm.

Undang-undang Moore tidak mati.

sahaja,

Goyah, dan semakin tua.

Petikan:

1: Nod Teknologi - WikiChip

2: Bagaimanakah Nod Proses Ditakrifkan? - ExtremeTech

3: 7nm, 5nm, dan 3nm TSMC “hanyalah nombor… tidak kira apa nombor itu” | PCGamesN

Penafian: Artikel ini diterbitkan semula daripada "Pengesahan Lukas", artikel ini hanya mewakili pandangan peribadi pengarang, bukan pandangan Sac Micro dan industri, hanya untuk cetakan semula dan perkongsian, sokongan Untuk melindungi hak harta intelek, sila nyatakan sumber asal dan pengarang untuk dicetak semula. Jika terdapat sebarang pelanggaran, sila hubungi kami untuk memadamkannya.