1: กฎของมัวร์

ในปี 1965 ตำนานของ Silicon Valley หนึ่งใน "ผู้ทรยศแปดคน" ของ Fairchild อดีต CEO และประธานกิตติมศักดิ์ของ Intel และผู้ค้นพบกฎหมายผู้ยิ่งใหญ่ Gordon · Moore กำลังเตรียมรายงานเกี่ยวกับแนวโน้มการพัฒนาหน่วยความจำคอมพิวเตอร์ .

เมื่อเขาเริ่มวางแผนข้อมูล เขาสังเกตเห็นแนวโน้มที่น่าประหลาดใจ

ชิปใหม่แต่ละตัวมีความจุประมาณสองเท่าของรุ่นก่อน และชิปแต่ละตัวจะผลิตภายใน 18 ถึง 24 เดือนนับจากชิปรุ่นก่อน หากแนวโน้มนี้ยังคงอยู่ พลังการประมวลผลที่สัมพันธ์กับช่วงเวลาจะเพิ่มขึ้นแบบเอ็กซ์โปเนนเชียล

 

นี่คือกฎของมัวร์ที่มีชื่อเสียง และคำอธิบายเกี่ยวกับการพัฒนาอุตสาหกรรมวงจรรวมนั้นถูกต้องผิดปกติ

สรุป:

1: จำนวนวงจรที่รวมเข้ากับชิปวงจรรวม (เวเฟอร์) เพิ่มขึ้นเป็นสองเท่าทุก ๆ 18 เดือน

2. ประสิทธิภาพของไมโครโปรเซสเซอร์เพิ่มขึ้นเป็นสองเท่าทุกๆ 18 เดือน ในขณะที่ราคาลดลงครึ่งหนึ่ง

3. ประสิทธิภาพของคอมพิวเตอร์ที่หนึ่งดอลลาร์สามารถซื้อได้สี่เท่าทุกๆ 18 เดือน

 

คุณอาจคิดว่ากฎของมัวร์เป็นเพียงบทสรุปใช่หรือไม่?

อันที่จริง สิ่งนี้สามารถอนุมานสูตร นั่นคือ ทุกๆ 18 เดือน พื้นที่เศษจะลดลงครึ่งหนึ่งเมื่อขนาดเศษยังคงไม่เปลี่ยนแปลง

ด้วยวิธีนี้ แผ่นเวเฟอร์ที่มีขนาดเท่ากันสามารถผลิตชิปได้มากเป็นสองเท่า

 

หากพื้นที่ชิปของกระบวนการรุ่นก่อนหน้าคือ 1 มม.2 ในกระบวนการใหม่ พื้นที่ดังกล่าวจะเป็นครึ่งหนึ่งของกระบวนการใหม่ ซึ่งก็คือ 0.5 มม.2

เราถือว่าต้นทุนของเวเฟอร์ทั้งสองรุ่นเท่ากัน (โดยทั่วไป กระบวนการใหม่จะมีราคาแพงกว่า) ดังนั้นต้นทุนของกระบวนการใหม่คือครึ่งหนึ่งของต้นทุนกระบวนการเดิม

นี่คือความจริงที่เปิดเผยโดยกฎของมัวร์:

กล่าวคือ ชิปที่ใช้กระบวนการใหม่นี้มีพื้นที่ที่เล็กกว่า ใช้พลังงานได้ดีขึ้น ความถี่สูงขึ้น และต้นทุนต่ำลง

นี่คือการโจมตีลดมิติของเทคโนโลยีใหม่บนเทคโนโลยีเก่า!

ข้อดีและประโยชน์เหล่านี้เป็นเครื่องยนต์ที่ขับเคลื่อนความก้าวหน้าของเทคโนโลยีชิปอย่างต่อเนื่อง

นั่นคือความหมายแฝงของกฎของมัวร์

หากเทคโนโลยีชิปก้าวหน้า ขนาดของทรานซิสเตอร์แต่ละตัวก็จะหดตัวลง หดเท่าไหร่?

 

ดังแสดงในรูปด้านบน แม้ว่าจำนวนทรานซิสเตอร์ยังคงเท่าเดิม แต่พื้นที่ชิปของกระบวนการใหม่รุ่นต่อไปคือครึ่งหนึ่งของรุ่นก่อนหน้า

 

แล้วความสัมพันธ์ระหว่าง X และ Y คืออะไร?

ถ้าเรานับด้วยกำลังสองล่ะ?

จากนั้นกระบวนการใหม่จะมีขนาดประมาณ 0.7 เท่าของทรานซิสเตอร์ของกระบวนการเก่า

นั่นคือทรานซิสเตอร์จะเล็กลง 0.7 เท่า

ตามกฎของมัวร์ เราสามารถใช้ความรู้ทางคณิตศาสตร์ของโรงเรียนมัธยมต้นเพื่อคำนวณความก้าวหน้าของเทคโนโลยีแต่ละรุ่น โดยเริ่มจาก 800 นาโนเมตร (โหนดกระบวนการ 80586 นี้)

 

 

การพัฒนาเทคโนโลยีชิปยังยืนยันสิ่งนี้:

ตั้งแต่ 0.8 μm, 0.5 μm, 0.35 μm, 0.25 μm, 0.18 μm, 0.13 μm, 90 nm, 65 nm, 45 nm, 32 nm, 22 nm, 16 nm, 10 nm, 7 nm, 5 nm

 

โหนดกระบวนการจริงตรงตามข้อกำหนดนี้

กฎของมัวร์สอดคล้องกับกระบวนการผลิตชิปในปัจจุบันอย่างสมบูรณ์

มายากล!

2: ครึ่งโหนด

นักเรียนบางคนที่มีความรู้ด้านกระบวนการอาจพูดว่า:

บางสิ่งบางอย่างที่ไม่ถูกต้อง,

ในภาพนี้ กระบวนการ 40nm, 28nm และ 14nm ที่ร้อนแรงนั้นหายไปไหน

ใช่ นี่เป็นวิธีการทั่วไปที่ใช้โดยผู้ผลิตชิป

หด.

เราทุกคนทราบดีว่าหลังจากพัฒนาโหนดกระบวนการสำเร็จแล้ว ค่าใช้จ่ายในการวิจัยและพัฒนานั้นสูงมาก

หากคุณสามารถเพิ่มประสิทธิภาพให้กับโหนดกระบวนการ พื้นที่ การใช้พลังงาน ฯลฯ ต่อไปได้

นอกจากนี้ยังเป็นวิธีการใช้ประโยชน์จากการลงทุนที่มีอยู่ให้เกิดประโยชน์สูงสุด

เช่นเดียวกับที่ Intel ทำใน 14nm

14นาโนเมตร+++

การเพิ่มประสิทธิภาพอย่างต่อเนื่อง

 

และการย่อขนาดที่เรากำลังพูดถึงในวันนี้ก็เป็นการปรับให้เหมาะสมเช่นกัน

มันถูกปรับขนาดตามสัดส่วนด้วยการใช้แสง (MASK) ขนาดของทรานซิสเตอร์ลดลงเล็กน้อย และชิปยังสามารถทำงานได้ตามปกติ จึงช่วยลดพื้นที่ชิปและลดต้นทุน

แล้วอัตราส่วนการหดตัวคืออะไร?

โดยทั่วไปการหดตัวจะลดขนาดของทรานซิสเตอร์ลงได้ 0.9 เท่า

 

ความยาวแต่ละด้านโดยประมาณจะถูกปรับขนาด 0.9; พื้นที่โดยรวมลดลง 0.81;

 

กระบวนการนี้เรียกอีกอย่างว่าการหดตัวของแม่พิมพ์

อย่างไรก็ตาม การลดขนาดลงอาจทำให้เกิดปัญหาใหม่ เช่น กระแสไฟรั่วที่เพิ่มขึ้น แต่กระแสไฟรั่วสามารถปรับได้ด้วยพารามิเตอร์กระบวนการ Shrink ยังแตะศักยภาพของโหนดกระบวนการนี้โดยไม่ต้องเปลี่ยนคุณสมบัติของกระบวนการ

โหนดกระบวนการที่ย่อขนาดเหล่านี้เรียกอีกอย่างว่าโหนดครึ่งหนึ่ง

เช่น:

 40nm เป็นโหนดครึ่งหลังหลังจากหดตัว 45nm

 28 นาโนเมตรเป็นโหนดครึ่งหลังหลังจากหดตัว 32 นาโนเมตร

 20nm เป็นโหนดครึ่งหลังหลังจากหดตัว 22nm

 14 นาโนเมตรยังถือได้ว่าเป็นโหนดครึ่งหลังหลังจากหดตัว 16 นาโนเมตร

คูณกระบวนการก่อนหน้าด้วย 0.9

DIE Shrink ดำเนินการโดยผู้ผลิตชิป และไม่มีส่วนเกี่ยวข้องกับบริษัทออกแบบชิป

เลย์เอาต์ที่ออกแบบโดยวิศวกรนั้นจะถูกย่อขนาดไว้ล่วงหน้าทั้งหมด และเมื่อผู้ผลิตผลิตออกมา เค้าโครงเหล่านั้นก็จะถูกย่อขนาดโดยตรง และพื้นที่ของแม่พิมพ์ที่สร้างขึ้นก็จะเล็กกว่าเวอร์ชันตามสัดส่วน

ดังนั้นวิศวกรออกแบบชิปของเราจึงมีกระบวนการที่หดตัวเมื่อทำกระบวนการแบบ half-node เช่น 40nm หรือ 28nm

จะพบว่าเลย์เอาต์ของชิปมีขนาดใหญ่กว่าพื้นที่ DIE จริง

หากเราคำนวณพื้นที่ DIE (ชิป) สุดท้าย พื้นที่ดังกล่าวจะเป็นพื้นที่หลังการย่อ ไม่ใช่พื้นที่ของเค้าโครง

 

เครื่องมือ EDA ทำเครื่องหมายพื้นที่ก่อนย่อ (ก่อนย่อ)

 

นั่นคือบริษัทออกแบบให้แบบร่างการออกแบบขนาด 10X10 แก่โรงงานชิป แต่โรงงานชิปผลิตขนาด 9x9

 

สำหรับคำจำกัดความเฉพาะของ DIE, WAFER ฯลฯ สำหรับนักเรียนที่ไม่คุ้นเคย คุณสามารถอ้างถึง "คำพูด" ของวิศวกรชิปมนุษย์คุณภาพสูงที่เขียนโดยพี่ชายของฉัน"

 

อันที่ปรับให้เหมาะสมเหล่านี้ 40nm, 28nm และอื่น ๆ ได้กลายเป็นกระบวนการที่โตเต็มที่และมีอายุยืนยาวขึ้น

ต้นฉบับ 45nm, 32nm ฯลฯ เมื่อเทียบกับ 40nm ที่ปรับให้เหมาะสม 28nm ไม่มีข้อได้เปรียบอีกต่อไปผู้ผลิตไม่ส่งเสริมกระบวนการเหล่านี้อีกต่อไป

 

ในความเป็นจริง อุตสาหกรรมมักจะพิจารณาโหนดกระบวนการ 45nm/40nm, 32nm/28nm, 22nm/20nm, 16nm/14nm เป็นโหนดกระบวนการเดียวกัน ซึ่งเป็นรุ่น แต่ผู้ผลิตปรับให้เหมาะสมผ่านการหดตัว

หลังจากเพิ่มการย่อขนาด เราจะเห็นว่า 28nm, 14nm, 10nm, 7nBoth m และ 5nm ในปัจจุบันสามารถคำนวณได้โดยใช้ความรู้ทางคณิตศาสตร์ของโรงเรียนมัธยมต้นในส่วนก่อนหน้าของกฎของมัวร์

 

ทฤษฎีและการปฏิบัติเป็นไปในทางที่ดีโดยเคร่งครัด

 

กอร์ดอน มัวร์ อัจฉริยะจริงๆ!

3: ความยาวของประตู

 

แต่เป็นเช่นนั้นจริงหรือ?

 

ตัวเลขเหล่านี้มีความหมายที่ซ่อนอยู่อย่างมาก

 

ลองดูภาพ:

 

 

ตั้งแต่ประมาณทศวรรษ 1960 ถึงปลายทศวรรษ 1990 โหนดถูกตั้งชื่อตามความยาวเกต แผนภาพจาก IEEE นี้แสดงความสัมพันธ์ดังต่อไปนี้

 

ความยาวเกทและครึ่งพิตช์ (ครึ่งหนึ่งของระยะห่างระหว่างคุณสมบัติที่เหมือนกันสองประการบนชิป) ตรงกับชื่อโหนดกระบวนการ ซึ่งเป็นเหตุผลว่าทำไม 0.5um, 0.35um, 0.25um จึงถูกตั้งชื่อตามจริง

แต่ที่ต่ำกว่า 28 นาโนเมตร เนื่องจากการใช้เทคโนโลยีใหม่ๆ เช่น finfet สิ่งเหล่านี้จึงไม่ตรงกับความยาวของโหนดและเกตจริงและ half-pitch

 

 

 

หากคุณรักษาชื่อโหนดและขนาดคุณลักษณะจริงให้ตรงกัน จะปรากฏเป็นเส้นสีแดง

 

ก่อนปี 2015 ขนาดกระบวนการขั้นต่ำสำหรับการผลิตชิปจะลดลงต่ำกว่า 1 นาโนเมตร

 

อันที่จริงผู้ผลิตแอบข้ามโกดัง

 

ในความเป็นจริง เส้นโค้งกระบวนการทั้งหมดอยู่ใกล้กับที่แสดงโดยเส้นสีน้ำเงิน

 

7nm และ 5nm ที่คุณคิดว่าไม่ใช่ความยาวเกทหรือครึ่งพิทช์อีกต่อไป

แล้ว 7 นาโนเมตรและ 5 นาโนเมตรเกิดขึ้นได้อย่างไร?

วาดพาย!

วาดพายคุณคุ้นเคยกับสิ่งนี้หรือไม่?

 

หัวหน้าบริษัทจะทำสิ่งนี้ได้ดีที่สุด วาดรูปพาย หรือวาดแผนงาน

 

เจ้านายกล่าวว่า: จะเพิ่มขึ้นเป็นสองเท่าทุกปีในอีกสามปีข้างหน้า ปีนี้ยอดขายจะ 100 ล้าน อีก 10 ปี จะกลายเป็นบริษัทที่มียอดขาย 100 แสนล้าน

 

ประเด็นคือ สิ่งนี้คำนวณแบบนี้ไม่ได้ จากการคำนวณนี้ หลังจากผ่านไปไม่กี่ทศวรรษ โลกจะกลายเป็นของบริษัทของคุณ และการขายของคุณจะไม่สมบูรณ์

 

พายการผลิตชิปหรือ (แผนงาน) เป็นอย่างไร?

เนื่องจากการผลิตเซมิคอนดักเตอร์ต้องใช้เงินลงทุนจำนวนมากและมีการวิจัยระยะยาวจำนวนมาก ระยะเวลาเฉลี่ยตั้งแต่การแนะนำวิธีการทางเทคนิคใหม่ในกระดาษไปจนถึงการผลิตเชิงพาณิชย์ขนาดใหญ่คือประมาณ 10-15 ปี

 

หลายทศวรรษที่ผ่านมา อุตสาหกรรมเซมิคอนดักเตอร์ตระหนักดีว่าหากมีแผนงานโดยรวมสำหรับการแนะนำโหนดและขนาดการทำงานที่โหนดเหล่านั้นต้องจัดการ นั่นจะเป็นแนวทางให้กับทุกหน่วยที่เกี่ยวข้องกับการไหลของชิป

กล่าวคือในปี 2025 เราจะวาดวงกลมขนาดใหญ่เพื่อพัฒนา 1 นาโนเมตร จากนั้น ผู้ผลิตอุปกรณ์การพิมพ์หิน ผู้ผลิตอุปกรณ์แกะสลัก ผู้ผลิตวัสดุ สถาบันวิจัย ฯลฯ ที่มีความจำเป็นในเวลานี้ จะต้องมุ่งไปที่เป้าหมายนี้

แผนงานนี้มีจุดประสงค์หลักเพื่อ "ให้ข้อมูลอ้างอิงที่สำคัญในอนาคตสำหรับมหาวิทยาลัย สมาคม และนักวิจัยในอุตสาหกรรม เพื่อกระตุ้นนวัตกรรมในสาขาเทคโนโลยีต่างๆ"

กล่าวอีกนัยหนึ่ง จำเป็นต้องวาดวงกลมขนาดใหญ่สำหรับผู้ปฏิบัติงานด้านการผลิตชิป

 

ในช่วงหลายปีที่ผ่านมา International Technology Roadmap for Semiconductors (ITRS) ได้เผยแพร่แผนงานโดยรวมสำหรับอุตสาหกรรมนี้ แผนงานเหล่านี้ครอบคลุม 15 ปีและกำหนดเป้าหมายโดยรวมสำหรับตลาดเซมิคอนดักเตอร์

ITRS เป็นคนวาดพายเอง!

 

วิธีการวาดแผนงานนี้?

แน่นอนว่ากฎของมัวร์ตามที่อธิบายไว้ในส่วนแรกของบทความนี้

กฎของมัวร์หยาบคายมาก

 

มีตั้งแต่ไม่กี่ร้อยนาโนเมตร แบบแห้งไปจนถึง 5 นาโนเมตรหรือ 3 นาโนเมตร

 

ประเด็นคือ คณิตศาสตร์ทำได้ แต่ฟิสิกส์ทำได้หรือเปล่า

 

มันเร็วไปหน่อยที่จะทำเช่นนี้

 

4: วิธีการทางการตลาด: BMW 5 Series และ 5nm

หลังจากนั้นไม่นาน องค์กร ITRS (International Technology Roadmap for Semiconductors) ก็เข้าใจดีว่าสิ่งนี้เป็นสิ่งที่ยอมรับไม่ได้

สาเหตุที่คุณไม่สามารถเชื่อมโยงความยาวเกทหรือครึ่งพิทช์กับขนาดโหนดได้คือ:

 

ดังนั้นมิติข้อมูลเหล่านี้จึงหยุดการปรับขนาดหรือปรับขนาดให้ช้าลง

คูณด้วย 0.7 อย่างไร้ความปราณีและคาดว่าทรานซิสเตอร์จะทำงาน

อุตสาหกรรมผลิตทรานซิสเตอร์ดังกล่าวไม่ได้

 

ดังนั้นในปี 2010 ITRS จึงเรียกรวมกันว่าเทคโนโลยีในแต่ละโหนดว่า "การปรับขนาดที่เทียบเท่า"

กล่าวอีกนัยหนึ่ง คุณไม่จำเป็นต้องโต้ตอบจริงๆ คุณคิดว่ามันก็ไม่เลว

 

กล่าวคือ 7nm และ 5nm ไม่ใช่ความยาวเกทหรือครึ่งพิทช์ที่พวกเขาอ้างถึงในตอนแรกอีกต่อไป

 

การเปลี่ยนแปลงนี้สะท้อนให้เห็นถึงสภาพที่เป็นอยู่ของอุตสาหกรรมการผลิตชิป:

 

“มันเคยเป็นโหนดเทคโนโลยี หมายเลขโหนด นั่นหมายถึงบางสิ่ง ฟังก์ชันบางอย่างบนเวเฟอร์” Philip Wong จาก TSMC กล่าวระหว่างปาฐกถาพิเศษ Hot Chips 31

 

แต่: วันนี้ตัวเลขเป็นเพียงตัวเลข เหมือนกับรถรุ่นต่างๆ อย่าง BMW 5 Series หรือ Mazda 6 ไม่สำคัญว่าตัวเลขจะเป็นเช่นไร มันเป็นเพียงจุดหมายปลายทางของเทคโนโลยีถัดไปชื่อของมันเท่านั้น ดังนั้นเราจึงอย่าสับสนระหว่างชื่อของโหนดกับสิ่งที่เทคโนโลยีมอบให้จริงๆ"

  

 

 

 

จุดวาด: อย่าสับสนระหว่างชื่อโหนดกับเทคโนโลยีจริง

 

5nm และ 7nm ไม่ต่างจาก BMW 5 และ Mazda 6

 

นี่เป็นเพียงกลยุทธ์ทางการตลาด

 

ไม่ใช่ว่าประชาชนจะสร้างความสับสนให้กับชื่อ

ผู้ผลิตชิปเหล่านี้คือใครที่ใช้คำทางการตลาดเหล่านี้เพื่อสร้างความสับสนให้กับโหนดของกระบวนการและขนาดที่แท้จริงของทรานซิสเตอร์

 

แม้ว่าเรือใหญ่กฎของมัวร์จะเข้าไปในน้ำตื้น แต่มันก็กำลังจะเกยตื้น

มาร่วมเขย่าเรือลำใหญ่นี้ด้วยกันและเดินหน้าต่อไปตามที่กฎของมัวร์กล่าวไว้

 

มีคนใน Intel เป็นคนคิดเรื่องนี้ขึ้นมา

อย่าพูดถึงมัน 5 นาโนเมตร 7 นาโนเมตร มาเปรียบเทียบจำนวนทรานซิสเตอร์ต่อหน่วยพื้นที่กันดีกว่า

นี่คือสูตร:

 

Mark Bohr ผู้เชี่ยวชาญด้านการผลิตชิปของ Intel เชื่อว่าผู้ผลิตชิปทุกรายควรเปิดเผยความหนาแน่นของทรานซิสเตอร์ลอจิกในหน่วย MTr/mm2 (ล้านทรานซิสเตอร์ต่อตารางมิลลิเมตร) เมื่ออ้างถึงโหนดกระบวนการ

นอกจากนี้ยังอธิบายด้วยว่าเหตุใด 10nm ของ Intel และ 7nm ของ TSMC แม้ว่าจะดูเหมือนเป็นสองเจเนอเรชั่น แต่โดยพื้นฐานแล้วมีความหนาแน่นของทรานซิสเตอร์เท่ากัน

 

 

 

อย่างไรก็ตาม สูตรนี้ซับซ้อนเกินไป

เป็นไปได้อย่างไรที่ 7nm และ 5nm มีผลกระทบต่อการประชาสัมพันธ์ที่ดีต่อสาธารณะ

แต่ตามจริงแล้ว Intel เองไม่ได้ทำตามโมเดลความยาวเกต (ความยาวเกต) ในรูปแบบการตั้งชื่อของตัวเอง

จากตารางด้านล่าง เมื่องานฝีมือดำเนินไป มีผู้เล่นน้อยลงเรื่อยๆ

ผู้ผลิตชิ้นส่วนอิเล็กทรอนิกส์ระดับไฮเอนด์เหลือเพียง TSMC และ Samsung รวมถึง Intel ซึ่งกำลังไล่ตามมาติดๆ

ในปีหน้า 3nm ของ Samsung และ TSMC ต่างอ้างว่ามีการผลิตจำนวนมาก

แต่คราวนี้ เราควรรู้ว่านี่เป็นเพียงชื่อรหัสกระบวนการสร้าง และไม่มีส่วนเกี่ยวข้องกับ 3nm เอง

ตั้งแต่ 7 นาโนเมตร 5 นาโนเมตร ถึง 3 นาโนเมตร

กฎของมัวร์ยังไม่ตาย

เท่านั้น,

ล้มลุกคลุกคลานและแก่เฒ่า

อ้างอิง:

1: โหนดเทคโนโลยี - WikiChip

2: โหนดกระบวนการมีการกำหนดไว้อย่างไร - เอ็กซ์ตรีมเทค

3: 7nm, 5nm และ 3nm ของ TSMC “เป็นเพียงตัวเลข… ไม่สำคัญว่าจะเป็นตัวเลขอะไร” | PCGamesN

ข้อจำกัดความรับผิดชอบ: บทความนี้ทำซ้ำจาก "Luke Verification" บทความนี้นำเสนอเฉพาะมุมมองส่วนตัวของผู้เขียน ไม่ใช่มุมมองของ Sac Micro และอุตสาหกรรม เฉพาะสำหรับการพิมพ์ซ้ำและแบ่งปัน การสนับสนุน เพื่อปกป้องสิทธิ์ในทรัพย์สินทางปัญญา โปรดระบุแหล่งที่มาดั้งเดิมและ ผู้เขียนเพื่อการพิมพ์ซ้ำ หากมีการละเมิดใด ๆ โปรดติดต่อเราเพื่อลบออก