1: 무어의 법칙

1965년, 실리콘밸리의 전설이자 인텔의 전 CEO이자 명예회장인 페어차일드의 'XNUMX인의 배신자' 중 한 명이자 위대한 법칙 발견자인 고든·무어가 컴퓨터 메모리의 발전 동향에 대한 보고서를 준비하고 있었다. .

데이터를 그리기 시작했을 때 그는 놀라운 경향을 발견했습니다.

각각의 새로운 칩은 이전 칩보다 약 18배의 용량을 포함하며, 각 칩은 이전 칩보다 24~XNUMX개월 이내에 생산됩니다. 이러한 추세가 계속되면 기간 대비 컴퓨팅 성능이 기하급수적으로 증가할 것입니다.

 

이것은 유명한 무어의 법칙이며, 집적 회로 산업의 발전에 대한 설명은 매우 정확합니다.

결론 :

1: 집적 회로 칩(웨이퍼)에 집적된 회로의 수는 18개월마다 두 배로 증가합니다.

2. 마이크로프로세서의 성능은 18개월마다 XNUMX배가 되는 반면 가격은 절반으로 떨어집니다.

3. 18달러로 XNUMX개월마다 XNUMX배나 살 수 있는 컴퓨터 성능.

 

무어의 법칙은 요약에 불과하다고 생각할 수도 있습니다.

실제로 이것은 공식을 추론할 수 있습니다. 즉, 18개월마다 칩 크기가 변하지 않을 때 칩 면적이 반으로 줄어듭니다.

이러한 방식으로 동일한 크기의 웨이퍼는 두 배의 칩을 생산할 수 있습니다.

 

이전 세대 공정의 칩 ​​면적이 1mm2라면 새 공정에서는 면적이 새 공정의 절반인 0.5mm2이다.

두 세대의 웨이퍼 비용이 동일하다고 가정하면(일반적으로 새로운 프로세스는 더 비쌉니다), 새로운 프로세스의 비용은 원래 프로세스 비용의 절반입니다.

무어의 법칙이 밝혀낸 현실은 다음과 같습니다.

즉, 새로운 공정을 사용하는 칩은 더 작은 면적, 더 나은 전력 소비, 더 높은 주파수 및 더 낮은 비용을 갖는다.

이것은 기존 기술에 대한 새로운 기술의 차원 축소 공격입니다!

이러한 장점과 이점은 칩 기술의 지속적인 발전을 이끄는 엔진입니다.

이것이 바로 무어의 법칙의 의미입니다.

칩 기술이 발전하면 각 트랜지스터의 크기는 줄어들 것입니다. 얼마나 줄어들까요?

 

위 그림과 같이 트랜지스터 수는 그대로인데 차세대 신공정의 칩 ​​면적은 이전 세대의 절반 수준이다.

 

그렇다면 X와 Y의 관계는 무엇일까요?

제곱수로 계산하면 어떻게 될까요?

그런 다음 새 프로세스는 이전 프로세스의 트랜지스터 크기의 약 0.7배입니다.

즉, 트랜지스터는 0.7배 작아집니다.

무어의 법칙에 따르면 중학교의 수학 지식을 사용하여 800nm(이 80586 프로세스 노드)부터 시작하여 각 세대의 기술 진행 상황을 계산할 수 있습니다.

 

 

칩 기술의 발전도 이를 확인시켜줍니다.

0.8 μm, 0.5 μm, 0.35 μm, 0.25 μm, 0.18 μm, 0.13 μm, 90 nm, 65 nm, 45 nm, 32 nm, 22 nm, 16 nm, 10 nm, 7 nm, 5 nm.

 

실제 프로세스 노드는 이 요구 사항을 충족합니다.

무어의 법칙은 현재 칩 제조 공정과 완전히 일치합니다.

마법!

2: 절반 노드

프로세스 지식이 있는 일부 학생은 다음과 같이 말할 수 있습니다.

뭔가 잘못되었다,

이 사진에서 뜨거운 40nm, 28nm, 14nm 공정은 어디로 갔습니까?

예, 여기에는 칩 제조업체에서 사용하는 일반적인 방법이 포함됩니다.

수축.

프로세스 노드가 성공적으로 개발된 후에는 연구 개발 비용이 매우 높다는 것을 모두 알고 있습니다.

이 프로세스 노드, 면적, 전력 소비 등을 계속해서 최적화할 수 있다면

기존 투자를 최대한 활용하는 방법이기도 하다.

인텔이 14nm에서 했던 것처럼.

14나노++++

지속적인 최적화.

 

그리고 오늘 우리가 이야기하는 축소는 최적화이기도 합니다.

이는 본질적으로 조명(MASK)을 사용하여 비례적으로 조정됩니다. 트랜지스터 크기가 약간 줄어들고 칩은 여전히 ​​​​정상적으로 작동하여 칩 면적을 줄이고 비용을 절감합니다.

그렇다면 수축률은 얼마입니까?

축소는 일반적으로 트랜지스터의 크기를 0.9배로 줄입니다.

 

대략 각 변의 길이는 0.9로 조정됩니다. 전체 면적이 0.81 감소합니다.

 

이 프로세스는 다이 수축이라고도 합니다.

그러나 축소하면 누설 전류 증가와 같은 새로운 문제가 발생할 수 있지만 누설 전류는 프로세스 매개변수에 의해 조정할 수 있습니다. Shrink는 또한 프로세스 특성을 변경하지 않고 이 프로세스 노드의 잠재력을 활용할 수 있습니다.

이러한 축소된 프로세스 노드를 하프 노드라고도 합니다.

예 :

 40nm는 45nm 수축 후의 하프 노드입니다.

 28nm는 32nm 축소 후의 절반 노드입니다.

 20nm는 22nm 수축 후의 하프 노드입니다.

 14nm는 16nm 축소 후 절반 노드로 간주될 수도 있습니다.

이전 프로세스에 0.9를 곱합니다.

DIE 축소는 칩 제조업체에서 수행하며 칩 설계 회사와 관련이 없습니다.

엔지니어가 설계한 레이아웃은 모두 미리 축소되어 있으며, 제조업체가 이를 생산할 때 직접 축소되어 생성되는 다이의 면적이 버전에 비해 비례적으로 작아집니다.

따라서 우리 칩 설계 엔지니어는 이제 40nm 또는 28nm와 같은 하프 노드 프로세스를 수행할 때 축소 프로세스를 사용합니다.

칩의 레이아웃이 실제 DIE 영역보다 더 큰 것을 알 수 있습니다.

최종 DIE(칩) 영역을 계산하면 실제로는 레이아웃 영역이 아니라 축소 후 영역입니다.

 

EDA 도구는 축소 전 영역을 표시합니다(사전 축소).

 

즉, 설계회사에서는 10X10 크기의 설계도면을 칩공장에 주었는데, 칩공장에서는 9x9 크기를 생산했다는 것입니다.

 

DIE, WAFER 등의 구체적인 정의는 생소한 학생들을 위해 "내 동생이 쓴 고급 휴먼칩 엔지니어들의 '말하는 말'"을 참고하시면 됩니다.

 

이러한 최적화된 40nm, 28nm 등은 보다 성숙하고 수명이 긴 공정이 되었습니다.

원래의 45nm, 32nm 등은 최적화된 40nm, 28nm와 비교하여 더 이상 이점이 없으며 제조업체는 더 이상 이러한 프로세스를 홍보하지 않습니다.

 

실제로 업계에서는 일반적으로 45nm/40nm, 32nm/28nm, 22nm/20nm, 16nm/14nm 공정 노드를 동일한 공정 노드로 간주하고 있는데, 이는 한 세대이지만 제조사가 수축을 통해 최적화한 것이다.

Shrink를 추가하면 현재 28nm, 14nm, 10nm, 7nm과 5nm 모두 무어의 법칙 이전 섹션에서 중학교 수학 지식을 사용하여 계산할 수 있습니다.

 

엄밀히 말하면 이론과 실제가 잘 일치합니다.

 

고든 무어, 얼마나 천재인가!

3: 게이트 길이

 

그러나 이것이 사실입니까?

 

이 수치에는 큰 숨은 의미가 있습니다.

 

사진을 살펴보자:

 

 

1960년대부터 1990년대 후반까지 노드의 이름은 게이트 길이에 따라 명명되었습니다. IEEE의 이 다이어그램은 다음 관계를 보여줍니다.

 

게이트 길이와 하프 피치(칩의 동일한 두 기능 간 거리의 절반)가 프로세스 노드 이름과 일치하므로 실제로 0.5um, 0.35um, 0.25um이라는 이름이 지정됩니다.

그러나 28nm 이하에서는 핀펫과 같은 신기술의 사용으로 인해 실제 노드와 게이트 길이 및 하프 피치가 일치하지 않습니다.

 

 

 

노드 이름과 실제 기능 크기를 동기화 상태로 유지하면 빨간색 선으로 나타납니다.

 

2015년 이전에는 칩 제조를 위한 최소 공정 크기가 1nm 이하로 떨어질 것입니다.

 

사실 제조사가 몰래 창고를 넘고,

 

실제로 전체 프로세스 곡선은 파란색 선으로 표시된 곡선에 더 가깝습니다.

 

당신이 생각했던 7nm와 5nm는 더 이상 게이트 길이나 하프 피치가 아닙니다.

그렇다면 7nm와 5nm는 어떻게 탄생했을까요?

파이를 그려라!

파이를 그리세요, 당신은 이것을 알고 있습니까?

 

회사의 상사는 이것을 하거나 파이를 그리거나 로드맵을 그리는 데 가장 능숙합니다.

 

사장은 “향후 100년 동안 매년 두 배로 늘어날 것”이라고 말했다. 올해 매출은 10억원이다. 100년 후면 매출 XNUMX억 기업이 된다.

 

요점은 이것이 이렇게 계산될 수 없다는 것입니다. 이 계산에 따르면, 몇십 년이 지나면 지구는 당신 회사의 것이 될 것이고, 당신의 판매는 완료되지 않을 것입니다.

 

그렇다면 칩 제조 파이 또는 (로드맵)은 어떻게 그려지는가?

반도체 제조에는 막대한 자본 지출과 많은 장기 연구가 필요하기 때문입니다. 종이에 새로운 기술 방법을 도입한 후 대규모 상업 생산에 이르기까지 평균 시간은 약 10~15년 정도입니다.

 

수십 년 전, 반도체 업계는 노드 도입에 대한 전반적인 로드맵과 해당 노드가 처리할 기능 크기가 있다면 칩 흐름과 관련된 모든 장치를 안내할 것이라는 점을 인식했습니다.

즉 2025년에는 1nm 개발이라는 큰 파이를 그리게 된다는 얘기다. 그러면 이때 필요한 노광장비 제조사, 식각장비 제조사, 재료 제조사, 연구기관 등은 이 목표를 목표로 삼아야 한다.

이 로드맵은 주로 "다양한 기술 분야의 혁신을 촉진하기 위해 대학, 컨소시엄 및 업계 연구자에게 주요 미래 참고 자료를 제공"하기 위한 것입니다.

즉, 칩 제조 실무자에게는 큰 파이를 그려야 합니다.

 

수년에 걸쳐 ITRS(International Technology Roadmap for Semiconductors)는 업계에 대한 전반적인 로드맵을 발표했습니다. 이 로드맵은 15년에 걸쳐 반도체 시장에 대한 전반적인 목표를 설정합니다.

ITRS는 파이를 그리는 사람입니다!

 

이 로드맵을 그리는 방법?

물론, 이 기사의 첫 번째 부분에서 설명한 바와 같이 무어의 법칙이 적용됩니다.

무어의 법칙은 너무 무례합니다.

 

수백 nm에서 5nm 또는 3nm로 건조되었습니다.

 

요점은 수학이 이것을 할 수 있지만 물리학이 그것을 할 수 있습니까?

 

이렇게 하기엔 좀 너무 성급해요.

 

4: 마케팅 수단: BMW 5 시리즈 및 5nm

얼마 지나지 않아 ITRS(International Technology Roadmap for Semiconductors) 조직도 이것이 용납될 수 없다는 것을 이해했습니다.

게이트 길이 또는 하프 피치를 노드 크기와 연관시킬 수 없는 이유는 다음과 같습니다.

 

따라서 이러한 차원은 크기 조정을 중지하거나 더 느리게 조정됩니다.

잔인하게 0.7을 곱하고 트랜지스터가 작동할 것으로 기대하십시오.

이러한 트랜지스터는 업계에서 제조할 수 없습니다.

 

그래서 2010년 ITRS는 각 노드의 기술을 총칭하여 "등가 확장"이라고 불렀습니다.

즉, 실제로 대응할 필요는 없고, 나쁘지 않다고 생각하는 것입니다.

 

즉, 7nm와 5nm는 더 이상 원래 언급했던 게이트 길이나 하프 피치가 아닙니다.

 

이 변화는 칩 제조 산업의 현상 유지를 반영합니다.

 

TSMC의 Philip Wong은 Hot Chips 31 기조연설에서 "이것은 웨이퍼의 어떤 기능을 의미하는 기술 노드, 노드 번호였습니다."라고 말했습니다.

 

하지만: "오늘날 숫자는 단지 숫자일 뿐입니다. BMW 5 시리즈나 Mazda 6 같은 자동차 모델과 같습니다. 숫자가 무엇인지는 중요하지 않습니다. 단지 다음 기술의 목적지, 이름일 뿐입니다. 그래서 우리는 노드의 이름과 기술이 실제로 제공하는 것을 혼동하지 않습니다."

  

 

 

 

장점: 노드 이름과 실제 기술을 혼동하지 마세요.

 

5nm 및 7nm는 BMW 5 및 Mazda 6과 다르지 않습니다.

 

이것들은 마케팅 전술일 뿐입니다.

 

대중이 이름을 혼동하는 것은 아닙니다.

이러한 마케팅 단어를 사용하여 프로세스 노드와 트랜지스터의 실제 크기를 혼동하는 것은 칩 제조업체입니까?

 

대형선 무어의 법칙호는 얕은 바다로 진입했지만 좌초될 위기에 처했다.

이 큰 배를 함께 흔들어 무어의 법칙이 말하는 대로 나아가자.

 

그래서 인텔의 누군가가 이를 생각해냈습니다.

5nm, 7nm 얘기하지 말고 단위 면적당 트랜지스터 수를 직접 비교해 보겠습니다.

공식은 다음과 같습니다.

 

Intel의 칩 제조 전문가인 Mark Bohr는 모든 칩 제조업체가 프로세스 노드를 언급할 때 논리 트랜지스터 밀도를 MTr/mm2(제곱밀리미터당 수백만 개의 트랜지스터) 단위로 공개해야 한다고 믿습니다.

이는 Intel의 10nm와 TSMC의 7nm가 XNUMX세대처럼 보이지만 기본적으로 트랜지스터 밀도가 동일한 이유를 설명합니다.

 

 

 

그러나 이 공식은 너무 복잡합니다.

어떻게 7nm와 5nm가 대중에게 좋은 홍보 효과를 가질 수 있습니까?

하지만 솔직히 말해서 인텔 자체는 자체 명명 체계에서 게이트 길이(gate length) 모델을 실제로 따르지 않습니다.

아래 표에서 공예가 진행됨에 따라 점점 더 적은 수의 플레이어가 있습니다.

하이엔드 플레이어는 TSMC와 삼성, 그리고 이를 따라잡고 있는 인텔이 남았습니다.

내년에는 삼성과 TSMC의 3nm 모두 양산을 주장하고 있습니다.

그러나 이번에는 이것이 생성 프로세스 코드명일 뿐이며 3nm 자체와는 아무런 관련이 없음을 알아야 합니다.

7nm, 5nm에서 3nm로.

무어의 법칙은 죽지 않았습니다.

오직,

흔들리고, 늙어갑니다.

인용 :

1: 기술 노드 - WikiChip

2: 프로세스 노드는 어떻게 정의됩니까? - 익스트림테크

3: TSMC의 7nm, 5nm, 3nm는 "숫자일 뿐… 숫자가 무엇이든 상관없습니다" | PC게임엔

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