1: Định luật Moore

Năm 1965, huyền thoại Thung lũng Silicon, một trong “Tám kẻ phản bội” ​​của Fairchild, cựu CEO và chủ tịch danh dự của Intel, đồng thời là người phát hiện ra luật vĩ đại, Gordon · Moore, đang chuẩn bị một báo cáo về xu hướng phát triển của bộ nhớ máy tính .

Khi bắt đầu vẽ dữ liệu, anh nhận thấy một xu hướng đáng ngạc nhiên.

Mỗi con chip mới có công suất gần gấp đôi so với con chip tiền nhiệm và mỗi con chip được sản xuất trong vòng 18 đến 24 tháng kể từ con chip trước đó. Nếu xu hướng này tiếp tục, sức mạnh tính toán tương ứng với khoảng thời gian sẽ tăng theo cấp số nhân.

 

Đây là Định luật Moore nổi tiếng và mô tả của nó về sự phát triển của ngành công nghiệp mạch tích hợp là chính xác một cách bất thường.

để kết luận:

1: Số lượng mạch tích hợp trên chip mạch tích hợp (wafer) tăng gấp đôi sau mỗi 18 tháng.

2. Hiệu suất của bộ vi xử lý tăng gấp đôi sau mỗi 18 tháng, trong khi giá giảm một nửa.

3. Hiệu suất máy tính mà một đô la có thể mua được gấp bốn lần sau mỗi 18 tháng.

 

Bạn có thể nghĩ rằng Định luật Moore chỉ là một bản tóm tắt?

Trên thực tế, điều này có thể suy ra một công thức, đó là cứ sau 18 tháng, diện tích chip lại giảm đi một nửa khi kích thước chip không đổi.

Bằng cách này, các tấm wafer có cùng kích thước có thể tạo ra số lượng chip nhiều gấp đôi.

 

Nếu diện tích chip của quy trình thế hệ trước là 1mm2 thì ở quy trình mới, diện tích này bằng một nửa quy trình mới, tức là 0.5mm2.

Chúng tôi giả định rằng giá thành của hai thế hệ tấm wafer là như nhau (nói chung, quy trình mới sẽ đắt hơn), khi đó chi phí của quy trình mới bằng một nửa chi phí quy trình ban đầu.

Đây là thực tế được tiết lộ bởi Định luật Moore:

Tức là chip sử dụng quy trình mới có diện tích nhỏ hơn, tiêu thụ điện năng tốt hơn, tần số cao hơn và giá thành thấp hơn.

Đây là cuộc tấn công giảm kích thước của công nghệ mới vào công nghệ cũ!

Những ưu điểm và lợi ích này chính là động cơ thúc đẩy sự tiến bộ không ngừng của công nghệ chip.

Đó chính là ý nghĩa của Định luật Moore.

Nếu công nghệ chip tiến bộ thì kích thước của mỗi bóng bán dẫn sẽ co lại. Nó co lại bao nhiêu?

 

Như thể hiện trong hình trên, tuy số lượng bóng bán dẫn vẫn giữ nguyên nhưng diện tích chip của quy trình mới thế hệ tiếp theo chỉ bằng một nửa so với thế hệ trước.

 

Vậy mối quan hệ giữa X và Y là gì?

Nếu chúng ta tính theo hình vuông thì sao?

Khi đó quy trình mới có kích thước gấp khoảng 0.7 lần kích thước của các bóng bán dẫn của quy trình cũ.

Tức là bóng bán dẫn sẽ nhỏ hơn 0.7 lần.

Theo Định luật Moore, chúng ta có thể sử dụng kiến ​​thức toán học ở bậc trung học cơ sở để tính toán tiến trình của từng thế hệ công nghệ, bắt đầu từ 800nm ​​(nút quy trình 80586 này).

 

 

Sự phát triển của công nghệ chip cũng khẳng định điều này:

Từ 0.8 µm, 0.5 µm, 0.35 µm, 0.25 µm, 0.18 µm, 0.13 µm, 90 nm, 65 nm, 45 nm, 32 nm, 22 nm, 16 nm, 10 nm, 7 nm, 5 nm.

 

Nút quy trình thực tế đáp ứng yêu cầu này.

Định luật Moore hoàn toàn phù hợp với quy trình sản xuất chip hiện nay.

ma thuật!

2: Nửa nút

Một số học sinh có kiến ​​thức về quy trình có thể nói:

Có cái gì đó không đúng,

Trong bức ảnh này, quy trình 40nm, 28nm và 14nm nóng hổi đã đi đâu.

Có, điều này liên quan đến một phương pháp phổ biến được các nhà sản xuất chip sử dụng.

co lại.

Tất cả chúng ta đều biết rằng sau khi một nút quy trình được phát triển thành công, chi phí nghiên cứu và phát triển của nó sẽ rất cao.

Nếu bạn có thể tiếp tục tối ưu hóa nút quy trình, khu vực, mức tiêu thụ điện năng, v.v.

Đó cũng là một cách để tối đa hóa việc sử dụng vốn đầu tư hiện có.

Giống như những gì Intel đã làm trên 14nm.

14nm+++

Tối ưu hóa liên tục.

 

Và việc thu nhỏ mà chúng ta đang nói đến ngày hôm nay cũng là một sự tối ưu hóa.

Về cơ bản, nó được chia tỷ lệ theo tỷ lệ với việc sử dụng ánh sáng (MASK). Kích thước bóng bán dẫn giảm đi một chút và chip vẫn có thể hoạt động bình thường, từ đó giảm diện tích chip và giảm giá thành.

Vậy tỷ lệ co rút là gì?

Shrink thường làm giảm kích thước của bóng bán dẫn theo hệ số 0.9.

 

Khoảng chiều dài mỗi cạnh được chia tỷ lệ 0.9; diện tích chung giảm 0.81;

 

Quá trình này còn được gọi là thu nhỏ khuôn.

Tuy nhiên, việc giảm quy mô có thể gây ra các vấn đề mới, chẳng hạn như tăng dòng điện rò rỉ, nhưng dòng điện rò rỉ có thể được điều chỉnh bằng các tham số của quy trình. Shrink cũng có thể khai thác tiềm năng của nút quy trình này mà không làm thay đổi các đặc tính của quy trình.

Các nút quy trình được thu nhỏ này còn được gọi là các nút nửa.

Ví dụ:

 40nm là nửa nút sau khi thu nhỏ 45nm.

 28nm là nửa nút sau khi thu nhỏ 32nm.

 20nm là nửa nút sau khi thu nhỏ 22nm.

 14nm cũng có thể được coi là một nửa nút sau khi thu nhỏ 16nm.

Nhân quá trình trước đó với 0.9.

Việc thu nhỏ DIE được thực hiện bởi các nhà sản xuất chip và không liên quan gì đến các công ty thiết kế chip.

Các bố cục do các kỹ sư thiết kế đều được thu nhỏ trước, khi nhà sản xuất sản xuất sẽ được thu nhỏ trực tiếp và diện tích khuôn được tạo ra nhỏ hơn tương ứng so với phiên bản.

Vì vậy, các kỹ sư thiết kế chip của chúng tôi hiện có quy trình thu gọn khi thực hiện các quy trình nửa nút như 40nm hoặc 28nm.

Người ta sẽ thấy rằng bố cục của chip lớn hơn diện tích DIE thực tế.

Nếu chúng ta tính diện tích DIE (chip) cuối cùng thì đó thực tế là diện tích sau khi thu nhỏ chứ không phải diện tích của bố cục.

 

Công cụ EDA đánh dấu vùng trước khi thu nhỏ (pre Shrink).

 

Tức là công ty thiết kế đưa cho nhà máy sản xuất chip bản vẽ thiết kế 10X10 nhưng nhà máy sản xuất chip lại sản xuất kích thước 9x9.

 

Để biết các định nghĩa cụ thể về DIE, WAFER, v.v., đối với những học sinh chưa quen, các bạn có thể tham khảo "Những lời nói" đó của các kỹ sư chip con người chất lượng cao do anh tôi viết ban đầu"

 

Những quy trình được tối ưu hóa này, 40nm, 28nm, v.v., đã trở thành các quy trình hoàn thiện hơn và tồn tại lâu dài hơn.

45nm, 32nm ban đầu, v.v., so với 40nm, 28nm được tối ưu hóa, không còn ưu điểm nữa, các nhà sản xuất không còn thúc đẩy các quy trình này nữa.

 

Trên thực tế, ngành thường coi các nút quy trình 45nm/40nm, 32nm/28nm, 22nm/20nm, 16nm/14nm là cùng một nút quy trình, là một thế hệ nhưng được các nhà sản xuất tối ưu hóa thông qua việc thu nhỏ.

Sau khi thêm phần thu nhỏ, chúng ta thấy 28nm, 14nm, 10nm, 7nBoth m và 5nm hiện tại đều có thể được tính toán bằng kiến ​​thức toán học cấp THCS trong phần trước của Định luật Moore.

 

Phù hợp chặt chẽ, lý thuyết và thực hành phù hợp tốt.

 

Gordon Moore, thật là thiên tài!

3: Chiều dài cổng

 

Nhưng nó có đúng không?

 

Có một ý nghĩa ẩn giấu lớn trong những con số này.

 

Chúng ta hãy nhìn vào một bức tranh:

 

 

Từ khoảng những năm 1960 đến cuối những năm 1990, các nút được đặt tên dựa trên chiều dài cổng của chúng. Sơ đồ này của IEEE cho thấy mối quan hệ sau.

 

Độ dài cổng và nửa bước (một nửa khoảng cách giữa hai tính năng giống hệt nhau trên chip) khớp với tên nút quy trình, đó là lý do tại sao 0.5um, 0.35um, 0.25um thực sự được đặt tên.

Nhưng dưới 28nm, do sử dụng các công nghệ mới như finfet, những công nghệ này không khớp với nút thực tế, chiều dài cổng và nửa bước.

 

 

 

Nếu bạn giữ đồng bộ tên nút và kích thước tính năng thực tế, nó sẽ xuất hiện dưới dạng đường màu đỏ.

 

Trước năm 2015, quy trình tối thiểu để sản xuất chip sẽ giảm xuống dưới 1nm.

 

Thực tế là nhà sản xuất đã bí mật vượt kho,

 

Trong thực tế, toàn bộ đường cong của quá trình gần với đường cong được thể hiện bằng đường màu xanh lam.

 

7nm và 5nm mà bạn nghĩ không còn là chiều dài cổng hay nửa bước nữa.

Vậy 7nm và 5nm ra đời như thế nào?

Vẽ một chiếc bánh!

Vẽ một chiếc bánh, bạn có quen với điều này không?

 

Sếp của công ty giỏi nhất trong việc làm việc này, vẽ một chiếc bánh hoặc vẽ một lộ trình.

 

Ông chủ nói: Nó sẽ tăng gấp đôi mỗi năm trong ba năm tới. Năm nay doanh thu sẽ là 100 triệu. Trong 10 năm tới, nó sẽ trở thành công ty có doanh thu 100 tỷ đồng.

 

Vấn đề là, thứ này không thể được tính toán như thế này. Theo tính toán này, sau vài thập kỷ, trái đất sẽ trở thành của công ty bạn và việc bán hàng của bạn sẽ không hoàn thành.

 

Vậy chiếc bánh hay (lộ trình) sản xuất chip được vẽ ra như thế nào?

Bởi vì sản xuất chất bán dẫn đòi hỏi chi phí vốn rất lớn và rất nhiều nghiên cứu dài hạn. Thời gian trung bình từ khi đưa phương pháp kỹ thuật mới vào sản xuất giấy đến sản xuất thương mại quy mô lớn là khoảng 10-15 năm.

 

Nhiều thập kỷ trước, ngành công nghiệp bán dẫn đã nhận ra rằng nếu có một lộ trình tổng thể cho việc giới thiệu các nút và kích thước chức năng mà các nút đó sẽ giải quyết, điều đó sẽ hướng dẫn mọi đơn vị tham gia vào dòng chip.

Điều đó có nghĩa là, chẳng hạn, vào năm 2025, chúng ta sẽ vẽ được một miếng bánh lớn để phát triển 1nm. Khi đó, các nhà sản xuất thiết bị in thạch bản, nhà sản xuất thiết bị khắc, nhà sản xuất vật liệu, tổ chức nghiên cứu, v.v. cần thiết vào lúc này đều phải hướng tới mục tiêu này.

Lộ trình này chủ yếu nhằm mục đích “cung cấp tài liệu tham khảo quan trọng trong tương lai cho các trường đại học, tập đoàn và các nhà nghiên cứu trong ngành nhằm kích thích đổi mới trong các lĩnh vực công nghệ khác nhau”.

Nói cách khác, cần phải vẽ ra một miếng bánh lớn cho những người thực hành sản xuất chip.

 

Trong những năm qua, Lộ trình Công nghệ Quốc tế về Chất bán dẫn (ITRS) đã công bố lộ trình tổng thể cho ngành. Các lộ trình này kéo dài 15 năm và đặt ra các mục tiêu tổng thể cho thị trường bán dẫn.

ITRS là người vẽ chiếc bánh!

 

Làm thế nào để vẽ lộ trình này?

Tất nhiên, Định luật Moore như được mô tả trong phần đầu của bài viết này.

Định luật Moore thật thô lỗ.

 

Đã từ vài trăm nm, khô tới 5nm hoặc 3nm.

 

Vấn đề là toán học có thể làm được điều này, nhưng vật lý có làm được không?

 

Làm việc này có chút vội vàng.

 

4: Phương tiện tiếp thị: BMW 5 Series và 5nm

Ngay sau đó, tổ chức ITRS (International Technology Roadmap for Semiconductors) cũng hiểu rằng điều này là không thể chấp nhận được.

Những lý do khiến bạn không thể liên hệ độ dài cổng hoặc nửa bước với kích thước nút là:

 

Vì vậy, các kích thước này sẽ ngừng mở rộng hoặc tăng tỷ lệ chậm hơn.

Nhân lên một cách tàn nhẫn với 0.7 và mong đợi bóng bán dẫn hoạt động.

Ngành công nghiệp không thể sản xuất được những bóng bán dẫn như vậy.

 

Vì vậy, vào năm 2010, ITRS gọi chung công nghệ trên mỗi nút là “tỷ lệ tương đương”.

Nói cách khác, bạn không cần phải thực sự trao đổi thư từ, bạn nghĩ nó không tệ.

 

Điều đó có nghĩa là, 7nm và 5nm không còn là chiều dài cổng hoặc nửa bước như chúng đề cập ban đầu nữa.

 

Sự thay đổi này phản ánh hiện trạng của ngành sản xuất chip:

 

Philip Wong của TSMC cho biết trong bài phát biểu quan trọng của Hot Chips 31: “Nó từng là một nút công nghệ, số nút, có nghĩa là một cái gì đó, một số chức năng trên một tấm wafer”.

 

Nhưng: "Ngày nay, những con số chỉ là những con số. Chúng giống như những mẫu xe ô tô - như BMW 5 Series hay Mazda 6. Con số đó là gì không quan trọng, nó chỉ là đích đến của công nghệ tiếp theo, tên gọi của nó. Vì vậy, chúng tôi Đừng nhầm lẫn tên của nút với những gì công nghệ thực sự cung cấp."

  

 

 

 

Điểm rút ra: đừng nhầm lẫn tên của nút với công nghệ thực tế

 

5nm và 7nm không khác gì BMW 5 và Mazda 6.

 

Đây chỉ là những chiến thuật tiếp thị.

 

Không phải là công chúng sẽ nhầm lẫn cái tên này.

Chính những nhà sản xuất chip này đã sử dụng những từ ngữ tiếp thị này để gây nhầm lẫn giữa các nút của quy trình và kích thước thực tế của bóng bán dẫn?

 

Dù con tàu lớn Định luật Moore đã đi vào vùng nước nông nhưng nó sắp mắc cạn.

Chúng ta hãy cùng nhau lắc lư con tàu lớn này và tiếp tục như Định luật Moore nói,

 

Vì vậy ai đó ở Intel đã nghĩ ra nó.

Đừng nói nhiều nữa, 5nm, 7nm hãy so sánh trực tiếp số lượng bóng bán dẫn trên một đơn vị diện tích.

Đây là công thức:

 

Chuyên gia sản xuất chip của Intel, Mark Bohr, tin rằng mọi nhà sản xuất chip nên tiết lộ mật độ bóng bán dẫn logic của mình tính bằng MTr/mm2 (hàng triệu bóng bán dẫn trên mỗi milimet vuông) khi đề cập đến một nút quy trình.

Điều này cũng giải thích tại sao 10nm của Intel và 7nm của TSMC dù tưởng chừng như là hai thế hệ nhưng về cơ bản lại có mật độ bóng bán dẫn giống nhau.

 

 

 

Tuy nhiên, công thức này quá phức tạp.

Làm sao mà 7nm và 5nm lại có tác dụng quảng bá tốt đến công chúng.

Nhưng thành thật mà nói, bản thân Intel không thực sự tuân theo mô hình độ dài cổng (gate length) trong cách đặt tên riêng của mình.

Từ bảng bên dưới, khi quá trình thủ công tiến triển, ngày càng có ít người chơi hơn.

Những người chơi cao cấp chỉ còn lại TSMC, Samsung và Intel, những công ty đang bắt kịp.

Năm tới, tiến trình 3nm của Samsung và TSMC đều tuyên bố sẽ được sản xuất hàng loạt.

Nhưng lần này, chúng ta nên biết rằng đây chỉ là tên mã quy trình thế hệ và không liên quan gì đến bản thân 3nm.

Từ 7nm, 5nm, đến 3nm.

Định luật Moore không chết.

chỉ một,

Chập chững, và già đi.

Trích dẫn:

1: Nút công nghệ - WikiChip

2: Các nút quy trình được xác định như thế nào? - ExtremeTech

3: 7nm, 5nm và 3nm của TSMC “chỉ là những con số… con số đó là gì không quan trọng” | PCGamesN

Tuyên bố từ chối trách nhiệm: Bài viết này được sao chép từ "Luke Verification", bài viết này chỉ thể hiện quan điểm cá nhân của tác giả, không phải quan điểm của Sắc Micro và ngành, chỉ để in lại và chia sẻ, hỗ trợ Để bảo vệ quyền sở hữu trí tuệ, vui lòng ghi rõ nguồn gốc và tác giả xin tái bản. Nếu có vi phạm vui lòng liên hệ với chúng tôi để xóa.