개요

인텔은 반도체 산업 및 혁신 분야의 글로벌 리더로서 인공 지능, 5G, 고성능 컴퓨팅과 같은 기술의 혁신과 혁신을 주도하고 지능적으로 상호 연결된 세계를 지원하는 데 전념하고 있습니다. 56년 전, 인텔의 창립자 중 한 명인 고든 무어(Gordon Moore)는 무어의 법칙을 제안했고, 이는 오늘날까지 집적회로 산업의 발전을 이끌어 왔습니다. 고급 패키징 분야에서 인텔은 EMIB, Foveros, Co-EMIB 및 ODI와 같은 고급 패키징 및 상호 연결 기술을 창의적으로 도입하여 계속해서 기술 발전을 주도하는 기술 리더로 남아 있습니다. 오늘 우리는 인텔의 패키징 연구 및 시스템 솔루션 이사인 요한나 스완(Johanna Swan)과 만나 고급 패키징 기술에 대한 심층적인 의사소통과 교류를 하고, 고급 패키징의 최첨단 개발에 대해 배울 수 있는 기회를 얻었습니다. 개인용 컴퓨터 분야에서 인텔은 의심할 여지 없이 가장 창의적인 회사입니다. Intel Inside는 사람들의 마음에 깊이 침투했습니다. Pentium에서 Core, 그리고 i3, i5, i7, i9에 이르기까지 각 제품은 사람들에게 새로운 경험을 선사하며 디지털 세계를 지속적으로 발전시키고 있습니다.

이질성의 시대가 도래했습니다. 인텔은 새로운 창의성을 발휘했으며, 어떤 새로운 기술과 제품을 세상에 선보일까요? 인텔의 목소리를 들어보자.

리 순이 

먼저, 스완 이사님에게 인텔의 연구개발 계획과 첨단 패키징 기술 분야의 최신 연구 결과에 대해 이야기해 주시길 바랍니다.

요한나 스완 

물론입니다. 먼저 고급 패키징 기술에 대한 인텔의 로드맵을 모든 사람과 공유하고 싶습니다. 차트의 X축은 전력 효율성을 나타내고, Y축은 상호 연결 밀도를 나타내며, Z축은 기술의 확장성을 나타냅니다.

표준 패키징부터 EMIB(임베디드 멀티 칩 인터커넥트 브리지)에 이르기까지 패키지에 더 많은 칩이 포함되고 범프 사이의 피치가 100um에서 55-36um으로 작아지고 있습니다.

다음으로 인텔은 10um 이하의 범프 피치 달성을 목표로 하고 있다. 10마이크로미터보다 작은 범프 피치를 달성한다는 것은 무엇을 의미합니까? 이는 인텔의 하이브리드 본딩 기술을 소개합니다.

올해 ECTC에서 인텔은 적층된 칩 사이의 밀도 높은 상호 연결을 달성하고 더 작은 폼 팩터를 구현하는 방법인 하이브리드 본딩 기술에 대한 논문을 발표했습니다. Foveros라고 알려진 다이어그램 왼쪽의 기술은 50마이크로미터의 범프 피치를 가지며 평방 밀리미터당 약 400개의 범프를 갖습니다. 앞으로 인텔은 범프 피치를 약 10마이크로미터로 줄이고 제곱밀리미터당 범프 10,000개를 달성하는 것을 목표로 하고 있습니다.

하이브리드 본딩 기술은 칩 간 상호 연결을 더 많이 가능하게 하여 정전 용량을 낮추고 채널당 전력을 감소시키며 우수한 제품을 제공하는 방향을 제시합니다.

다음 다이어그램은 기존 범프 본딩 기술과 하이브리드 본딩 기술을 비교합니다. 하이브리드 본딩 기술에는 새로운 제조, 취급, 세척 및 테스트 방법이 필요합니다. 하이브리드 본딩 기술의 장점에는 더 높은 전류 전달 용량, 1미크론 미만으로 확장 가능한 피치, 향상된 열 성능이 포함됩니다.

다이어그램에서 전통적인 범프 본딩 기술에서는 두 칩 사이에 납땜이 포함된 구리 기둥이 있음을 알 수 있습니다. 리플로우 솔더링을 통해 함께 부착된 다음 언더필로 채워집니다.

반면 하이브리드 본딩 기술은 기존 범프 본딩과 다르다. 눈에 띄는 융기가 없습니다. 특별히 제작된 유전체 표면은 매우 매끄러우며 실제로 약간의 오목한 부분도 있습니다. 두 개의 칩을 실온에서 함께 부착한 다음 어닐링을 위해 온도를 높입니다. 이 시점에서 구리는 팽창하고 서로 단단히 결합하여 전기 연결을 형성합니다.

하이브리드 본딩 기술을 사용하면 인터커넥트 피치를 10마이크로미터 미만으로 줄여 언더필에 비해 더 높은 전류 전달 용량, 더 조밀한 구리 인터커넥트 밀도 및 더 나은 열 성능을 달성할 수 있습니다. 물론 하이브리드 본딩 기술에는 새로운 제조, 세척 및 테스트 방법이 필요합니다.

그렇다면 왜 작은 피치가 더 매력적일까요? Intel은 SoC가 GPU, CPU, IO 칩으로 분해된 다음 SiP 기술을 사용하여 단일 패키지 내에 통합되는 칩렛 설계 접근 방식으로 전환하고 있습니다. 또한, 칩렛 기술을 통해 더 작은 블록은 개별 IP를 가지며 재사용이 가능합니다. 이는 특정 고객 요구에 따라 맞춤형 제품을 만들 수 있는 탁월한 기술입니다.

Chiplet 기술은 칩 간 연결에 혁명을 일으켰습니다. 더 많은 칩 간 연결에는 더 높은 연결 밀도가 필요하기 때문입니다. 이로 인해 전통적인 범프 본딩에서 하이브리드 본딩으로 전환되었습니다.

게다가 제조 공정을 동일한 속도로 유지하면서 이러한 칩을 함께 조립하는 방법에 대한 또 다른 과제에 직면해 있습니다. 배치할 칩이 많아지면 한 번에 하나의 칩만 배치하여 충분히 빠르게 처리할 수 있습니까? 해결책은 일괄 조립에 있으며, 이를 자체 조립 기술이라고 합니다.

인텔은 단일 프로세스 단계에서 여러 칩의 배치를 연구하기 위해 프랑스 대체 에너지 및 원자력 위원회의 전자 정보 기술 연구소인 CEA-LETI와 적극적으로 협력하고 있습니다. 여기에는 더 많은 칩을 선택하고 배치하는 것뿐만 아니라 결정적이고 신속한 배치도 포함됩니다.

자기 조립 과정에서 칩은 가장 낮은 에너지 상태로 스스로를 복원하는 능력을 가지고 있습니다. 그것들을 충분히 가까이 가져가면, 그것들은 최소한의 에너지 구성으로 자율적으로 조립되고 위치를 잡을 것입니다. 이는 인텔이 CEA-LETI와 협력하여 연구 중인 자가 조립 메커니즘입니다.

우리는 이미 고급 패키징 기술 로드맵에 하이브리드 본딩 및 자가 조립 기술을 포함시켰습니다.