Introduction

Intel est un leader mondial de l'industrie et de l'innovation des semi-conducteurs, qui se consacre à stimuler l'innovation et les percées dans des technologies telles que l'intelligence artificielle, la 5G et le calcul haute performance, et à alimenter le monde interconnecté intelligent. Il y a 56 ans, l'un des fondateurs d'Intel, Gordon Moore, proposait la loi de Moore, qui est jusqu'à aujourd'hui le moteur du développement de l'industrie des circuits intégrés. Dans le domaine du packaging avancé, Intel reste un leader technologique, introduisant de manière créative des technologies avancées de packaging et d'interconnexion telles que EMIB, Foveros, Co-EMIB et ODI, continuant à faire progresser la technologie. Aujourd'hui, nous avons l'opportunité de communiquer avec Johanna Swan, directrice de la recherche sur l'emballage et des solutions système chez Intel, de nous engager dans une communication et un échange approfondis sur la technologie d'emballage avancée et d'en apprendre davantage sur les développements de pointe en matière d'emballage avancé. Dans le domaine des ordinateurs personnels, Intel est sans aucun doute l'entreprise la plus créative. Intel Inside a profondément pénétré le cœur des gens. Du Pentium au Core, puis aux i3, i5, i7 et i9, chaque produit apporte aux utilisateurs une toute nouvelle expérience, faisant continuellement progresser le monde numérique.

L’ère de l’hétérogénéité est arrivée. Intel a-t-il libéré une nouvelle créativité, et quelles nouvelles technologies et nouveaux produits apportera-t-il au monde ? Écoutons la voix d'Intel.

Suny Li 

Tout d'abord, nous aimerions demander au directeur Swan de parler du plan de recherche et développement d'Intel et des derniers résultats de recherche dans le domaine de la technologie d'emballage avancée.

Johanna Swan 

Bien sûr, j'aimerais d'abord partager avec tout le monde la feuille de route d'Intel en matière de technologie d'emballage avancée. L'axe X dans le graphique représente l'efficacité énergétique, l'axe Y représente la densité d'interconnexion et l'axe Z démontre l'évolutivité de notre technologie.

Du boîtier standard au pont d'interconnexion multi-puces intégré (EMIB), davantage de puces sont incluses dans le boîtier et le pas entre les bosses devient plus petit, passant de 100 um à 55-36 um.

Ensuite, Intel vise à atteindre des pas de bosse inférieurs à 10 µm. Que signifie atteindre un pas de bosse inférieur à 10 micromètres ? Cela nous amène à la technologie de liaison hybride d'Intel.

Lors de l'ECTC de cette année, Intel a présenté un document sur la technologie Hybrid Bonding, une méthode permettant d'obtenir des interconnexions plus denses entre des puces empilées et permettant des facteurs de forme plus petits. La technologie sur le côté gauche du diagramme, connue sous le nom de Foveros, a un pas de bosse de 50 micromètres, avec environ 400 bosses par millimètre carré. À l'avenir, Intel vise à réduire le pas de bosse à environ 10 micromètres et à atteindre 10,000 XNUMX bosses par millimètre carré.

La technologie de liaison hybride permet davantage d'interconnexions entre les puces, ce qui entraîne une capacité plus faible, une puissance réduite par canal et une orientation vers la fourniture de produits de qualité supérieure.

Le diagramme suivant compare la technologie traditionnelle de collage par bosses avec la technologie de collage hybride. La technologie de liaison hybride nécessite de nouvelles méthodes de fabrication, de manipulation, de nettoyage et de test. Les avantages de la technologie Hybrid Bonding incluent une capacité de transport de courant plus élevée, des pas évolutifs inférieurs à 1 micron et des performances thermiques améliorées.

Sur le diagramme, nous pouvons voir que dans la technologie traditionnelle de bump bonding, il y a des piliers en cuivre avec de la soudure entre les deux puces. Ils sont assemblés par soudure par refusion, puis remplis de sous-remplissage.

La technologie Hybrid Bonding, en revanche, est différente du bump bonding traditionnel. Il ne présente pas de bosses proéminentes. La surface diélectrique spécialement fabriquée est très lisse et présente même un léger renfoncement. Les deux puces sont fixées ensemble à température ambiante, puis élevées en température pour le recuit. À ce stade, le cuivre se dilate et se lie fermement, formant une connexion électrique.

La technologie de liaison hybride permet de réduire le pas d'interconnexion à moins de 10 micromètres, ce qui permet d'obtenir une capacité de transport de courant plus élevée, une densité d'interconnexion en cuivre plus dense et de meilleures performances thermiques par rapport au sous-remplissage. Bien entendu, la technologie Hybrid Bonding nécessite de nouvelles méthodes de fabrication, de nettoyage et de test.

Maintenant, pourquoi un terrain plus petit est-il plus attractif ? Intel s'oriente vers une approche de conception de chipsets, dans laquelle les SoC sont décomposés en puces GPU, CPU et IO, qui sont ensuite intégrées dans un seul package utilisant la technologie SiP. De plus, grâce à la technologie chiplet, les blocs plus petits ont des adresses IP individuelles et peuvent être réutilisés. Il s’agit d’une excellente technique qui permet de personnaliser les produits en fonction des besoins spécifiques des clients.

La technologie Chiplet a révolutionné les interconnexions puce à puce, car davantage de connexions puce à puce nécessitent une densité d'interconnexion plus élevée. Cela a conduit à un passage du collage traditionnel au profit du collage hybride.

De plus, nous sommes confrontés à un autre défi : comment assembler ces puces tout en maintenant le processus de fabrication à la même vitesse. Avec plus de jetons à placer, pouvons-nous les traiter assez rapidement en plaçant un seul jeton à la fois ? La solution réside dans l’assemblage par lots, que nous appelons la technologie d’auto-assemblage.

Intel collabore activement avec le CEA-LETI, le Laboratoire d'électronique et de technologies de l'information du Commissariat français aux énergies alternatives et à l'énergie atomique, pour rechercher le placement de plusieurs puces en une seule étape de processus. Cela implique un placement déterministe et rapide, ainsi que la sélection et le placement de plus de jetons.

Au cours du processus d’auto-assemblage, les puces ont la capacité de se restaurer à leur état énergétique le plus bas. En les rapprochant suffisamment, ils s'assembleront de manière autonome et se positionneront dans la configuration énergétique minimale. Il s'agit d'un mécanisme d'auto-assemblage étudié par Intel en collaboration avec le CEA-LETI.

Nous avons déjà intégré les technologies de collage hybride et d’auto-assemblage dans notre feuille de route pour les technologies d’emballage avancées.