Einführung

Intel ist ein weltweit führendes Unternehmen in der Halbleiterindustrie und im Bereich Innovation, das sich der Förderung von Innovationen und Durchbrüchen in Technologien wie künstlicher Intelligenz, 5G und Hochleistungsrechnen sowie der Förderung der intelligenten vernetzten Welt verschrieben hat. Vor 56 Jahren schlug einer der Gründer von Intel, Gordon Moore, das Mooresche Gesetz vor, das bis heute die Entwicklung der Industrie für integrierte Schaltkreise vorantreibt. Im Bereich Advanced Packaging bleibt Intel ein Technologieführer, der auf kreative Weise fortschrittliche Packaging- und Verbindungstechnologien wie EMIB, Foveros, Co-EMIB und ODI einführt und die Technologie weiterhin vorantreibt. Heute haben wir die Gelegenheit, mit Johanna Swan, Direktorin für Verpackungsforschung und Systemlösungen bei Intel, in Kontakt zu treten, um intensiv über fortschrittliche Verpackungstechnologie zu kommunizieren und uns über die neuesten Entwicklungen im Bereich fortschrittlicher Verpackungen zu informieren. Im Bereich Personalcomputer ist Intel zweifellos das kreativste Unternehmen. Intel Inside ist tief in die Herzen der Menschen eingedrungen. Von Pentium über Core bis hin zu i3, i5, i7 und i9 bietet jedes Produkt den Menschen ein völlig neues Erlebnis und treibt die digitale Welt kontinuierlich voran.

Das Zeitalter der Heterogenität ist angebrochen. Hat Intel neue Kreativität freigesetzt und welche neuen Technologien und Produkte wird es der Welt bringen? Hören wir uns die Stimme von Intel an.

Suny Li 

Zunächst möchten wir Direktor Swan bitten, über Intels Forschungs- und Entwicklungsplan und die neuesten Forschungsergebnisse im Bereich der fortschrittlichen Verpackungstechnologie zu sprechen.

Johanna Schwan 

Klar, zunächst möchte ich allen Intels Roadmap für fortschrittliche Verpackungstechnologie vorstellen. Die X-Achse im Diagramm stellt die Energieeffizienz dar, die Y-Achse die Verbindungsdichte und die Z-Achse zeigt die Skalierbarkeit unserer Technologie.

Vom Standardgehäuse bis zur eingebetteten Multi-Chip-Verbindungsbrücke (EMIB) werden immer mehr Chips in das Gehäuse aufgenommen, und der Abstand zwischen den Bumps wird kleiner und verringert sich von 100 µm auf 55–36 µm.

Als nächstes strebt Intel an, Bump-Pitches von weniger als 10 µm zu erreichen. Was bedeutet es, einen Bump-Pitch von weniger als 10 Mikrometern zu erreichen? Dies bringt uns zur Hybrid-Bonding-Technologie von Intel.

Auf der diesjährigen ECTC präsentierte Intel ein Papier zur Hybrid-Bonding-Technologie, einer Methode zur Erzielung dichterer Verbindungen zwischen gestapelten Chips und ermöglicht kleinere Formfaktoren. Die Technologie auf der linken Seite des Diagramms, bekannt als Foveros, hat einen Bump-Pitch von 50 Mikrometern, mit etwa 400 Bumps pro Quadratmillimeter. Für die Zukunft strebt Intel an, den Bump-Pitch auf etwa 10 Mikrometer zu reduzieren und 10,000 Bumps pro Quadratmillimeter zu erreichen.

Die Hybrid-Bonding-Technologie ermöglicht mehr Verbindungen zwischen Chips, was zu einer geringeren Kapazität, einer geringeren Leistung pro Kanal und einer Ausrichtung auf die Bereitstellung überlegener Produkte führt.

Das folgende Diagramm vergleicht die traditionelle Bump-Bonding-Technologie mit der Hybrid-Bonding-Technologie. Die Hybrid-Bonding-Technologie erfordert neue Herstellungs-, Handhabungs-, Reinigungs- und Testmethoden. Zu den Vorteilen der Hybrid-Bonding-Technologie gehören eine höhere Strombelastbarkeit, skalierbare Rastermaße unter 1 Mikrometer und eine verbesserte thermische Leistung.

Aus dem Diagramm können wir ersehen, dass es bei der herkömmlichen Bump-Bonding-Technologie zwischen den beiden Chips Kupfersäulen mit Lot gibt. Sie werden durch Reflow-Löten miteinander verbunden und anschließend mit Underfill gefüllt.

Die Hybrid-Bonding-Technologie unterscheidet sich hingegen vom herkömmlichen Bump-Bonding. Es hat keine markanten Unebenheiten. Die speziell gefertigte dielektrische Oberfläche ist sehr glatt, sie weist sogar eine leichte Vertiefung auf. Die beiden Chips werden bei Raumtemperatur zusammengefügt und dann zum Glühen auf eine erhöhte Temperatur gebracht. An diesem Punkt dehnt sich Kupfer aus und verbindet sich fest miteinander, wodurch eine elektrische Verbindung entsteht.

Die Hybrid-Bonding-Technologie ermöglicht eine Reduzierung des Verbindungsabstands auf unter 10 Mikrometer, wodurch eine höhere Strombelastbarkeit, eine dichtere Kupferverbindungsdichte und eine bessere thermische Leistung im Vergleich zu Unterfüllungen erreicht werden. Natürlich erfordert die Hybrid-Bonding-Technologie neue Herstellungs-, Reinigungs- und Prüfmethoden.

Warum ist nun ein kleinerer Stellplatz attraktiver? Intel geht zu einem Chiplet-Design-Ansatz über, bei dem SoCs in GPU-, CPU- und IO-Chips zerlegt werden, die dann mithilfe der SiP-Technologie in einem einzigen Paket integriert werden. Darüber hinaus verfügen kleinere Blöcke durch die Chiplet-Technologie über individuelle IPs und können wiederverwendet werden. Dies ist eine hervorragende Technik, die maßgeschneiderte Produkte basierend auf spezifischen Kundenbedürfnissen ermöglicht.

Die Chiplet-Technologie hat die Chip-zu-Chip-Verbindungen revolutioniert, da mehr Chip-zu-Chip-Verbindungen eine höhere Verbindungsdichte erfordern. Dies hat zu einer Verlagerung vom traditionellen Bump-Bonding zum Hybrid-Bonding geführt.

Darüber hinaus stehen wir vor einer weiteren Herausforderung: Wie wir diese Chips zusammenbauen und gleichzeitig den Herstellungsprozess auf dem gleichen Niveau halten können. Können wir die zu platzierenden Chips schnell genug verarbeiten, indem wir jeweils nur einen Chip platzieren? Die Lösung liegt in der Batch-Montage, die wir als Selbstmontagetechnik bezeichnen.

Intel arbeitet aktiv mit CEA-LETI, dem Labor für Elektronik und Informationstechnologie der französischen Kommission für alternative Energien und Atomenergie, zusammen, um die Platzierung mehrerer Chips in einem einzigen Prozessschritt zu erforschen. Dies beinhaltet eine deterministische und schnelle Platzierung sowie das Aufnehmen und Platzieren weiterer Chips.

Während des Selbstorganisationsprozesses haben Chips die Fähigkeit, ihren niedrigsten Energiezustand wiederherzustellen. Indem sie nahe genug herangebracht werden, werden sie sich selbstständig zusammensetzen und in der Konfiguration mit minimaler Energie positionieren. Hierbei handelt es sich um einen Selbstorganisationsmechanismus, der von Intel in Zusammenarbeit mit CEA-LETI erforscht wird.

Wir haben Hybridklebe- und Selbstmontagetechnologien bereits in unsere Roadmap für fortschrittliche Verpackungstechnologie integriert.