"인텔의 고급 패키징 기술에 관한 모든 것(1부)"에서 계속됩니다. 

다음으로, 그림 1의 Z축으로 표시되는 확장성 축(Z)에 대한 내용을 공유하겠습니다. Co-EMIB 기술은 이 사분면 내에 있습니다. Co-EMIB 기술은 EMIB와 Foveros의 조합을 사용하여 2D 기술과 3D 기술을 결합하여 확장성을 달성합니다. Co-EMIB를 사용하면 40개 이상의 칩을 단일 패키지에 넣을 수 있습니다.

Co-EMIB 아키텍처는 컴패니언 칩과 적층형 칩 간의 고밀도 연결을 기반으로 하여 더 넓은 범위의 상호 연결을 가능하게 합니다. 아래 그림은 HBM이 Foveros와 함께 배치되거나 다른 컴패니언 칩이 있을 수 있음을 보여줍니다.

이는 하단 칩의 TSV 수를 줄여 상단 칩에 직접 전원을 공급할 수 있기 때문에 우리에게 매우 유용합니다. 이는 ODI 기술을 추가하여 고객을 위한 포괄적인 맞춤화가 가능한 또 다른 최적화입니다. 위에는 인텔이 공유하는 첨단 패키징 분야의 연구개발 계획과 최신 연구 결과가 나와 있다.

Academician Johanna Swan의 훌륭한 공유에 진심으로 감사드립니다. 저는 개인적으로 큰 유익을 얻었고, 독자들도 비슷한 경험을 하리라 믿습니다. 인텔의 기술 공유를 통해 EMIB, Foveros, Chiplet, Co-EMIB, ODI 등의 기술에 대해 더 깊이 이해하게 되었고, Hybrid Bonding과 Self-Assembly 기술에 대해서도 더 많이 배웠습니다. 다음으로 스완(Swan) 학우님께 핫이슈에 대해 여쭤보고 싶습니다.

타일이라고도 하는 칩렛은 작은 독립 IP를 얻을 수 있게 해주기 때문에 상호 연결 패키징에 중요합니다. 독립된 IP가 있으면 재사용성이 매우 높은 여러 제품에 이를 혼합할 수 있습니다. 우리는 필요에 따라 포장에 통합된 제품을 심층적으로 맞춤화할 수 있습니다. 저는 이기종 통합의 다음 단계를 달성하기 위한 진정한 이유는 맞춤화라고 믿습니다. 따라서 서로 다른 프로세스 노드에서 IP를 획득하고 이를 서로 다른 프로세스 또는 노드에 이질적으로 통합하면 고객을 위한 심층적인 맞춤화가 가능해집니다.

현재 웨이퍼에서 웨이퍼로 접합하는 방식(WoW)이 개발 중이다. 인텔은 이 결합 방식에서 어떻게 자리매김하고 있습니까?

Wafer-to-wafer(WoW) 본딩 기술은 실제로 개발 중입니다. 제품의 상호 연결을 고려할 때 현재 WoW(웨이퍼 대 웨이퍼) 접합 기술과 CoW(칩 대 웨이퍼) 접합 기술의 두 가지 방법이 있습니다. 저는 제품에 따라 웨이퍼 대 웨이퍼(WoW)와 칩 대 웨이퍼(CoW) 본딩 기술이 모두 중요하다고 생각합니다. 예를 들어, 메모리 스태킹의 경우 오늘날 웨이퍼 간 본딩을 사용하는 업계 플레이어를 볼 수 있습니다. 업계에서는 또한 웨이퍼 간 본딩과 다른 몇 가지 고유한 과제를 제시하는 칩 대 웨이퍼 본딩에 노력하고 있지만 둘 다 중요합니다. 또한, 하이브리드 본딩 기술은 웨이퍼 대 웨이퍼(WoW) 본딩 기술과 칩 대 웨이퍼(CoW) 본딩 기술 모두에 적용 가능하다.

2.5D와 3D 통합 기술은 현재 어디에 있습니까? 현재 시장에는 2.5D와 3D 패키징이 결합되어 있습니다. 인텔은 이러한 추세를 어떻게 보나요?

2.5D와 3D 통합 기술은 빠르게 발전하고 있으며 이러한 추세는 앞으로도 계속될 것이라고 믿습니다. 더욱이 이러한 추세가 제품에 가져오는 기회와 차별화 이점은 매우 중요합니다. 인텔의 Co-EMIB는 2.5D와 3D를 결합한 것과 유사한 기술로, 인텔의 폰테 베키오(Ponte Vecchio) 같은 제품을 가능하게 한다. 궁극적으로 우리의 기회는 입방 밀리미터당 가장 많은 단위를 제공하고 입방 밀리미터당 가장 많은 기능을 달성하는 것입니다. 고급 패키징은 계속해서 소형화되고 크기가 줄어들어 입방밀리미터당 최대 기능을 달성할 수 있습니다.

중국에도 반도체 패키징 및 테스트 업체가 많아 시장 점유율이 점차 확대되고 있다. 그러나 현재 기술 발전 수준은 인텔이나 삼성 수준에는 미치지 못한다. 인텔이 패키징 및 테스트 기술 분야에서 선두적인 위치를 차지하는 이유는 무엇입니까? 중국의 포장 및 테스트 기술 연구 개발이 어떻게 개선될 수 있다고 생각하시나요?

일반적으로 포장에서 차별화 요소를 인식하는 핵심은 바로 고객입니다. 우리는 항상 고객에게 서비스를 제공하고 고유한 솔루션을 제공하기 위해 노력해 왔으며 이는 또한 우리가 집중하고 있는 고급 패키징 기술을 주도했습니다. 따라서 저는 우리가 고객에게 계속 서비스를 제공하면서 고객의 제품 요구 사항도 진화하고 있다는 사실에 기회가 있다고 믿습니다. 이것이 포장 혁신의 필요성을 주도하는 진정한 이유입니다. 이 질문에 대한 답은 기술이 도래할 것이고, 이러한 기술의 발전은 고객의 차별화된 요구가 진화함에 따라 나타날 것이라고 믿습니다. 따라서 이 기회를 포착하는 것은 패키징 및 테스트 기술 연구 개발을 향상시키는 데 도움이 될 것입니다.

과거에는 반도체 제조회사와 반도체 패키징 회사가 분리되어 있었습니다. 현재 많은 칩 제조 공장에서는 반도체 패키징 및 테스트 기술을 개발하려고 노력하고 있습니다. 따라서 반도체 제조 및 반도체 패키징 테스트의 향후 동향에 대한 귀하의 예측을 알고 싶습니다. 그것들은 합병되거나 공존하는 모드로 발전할 것인가?

이것은 매우 좋은 질문입니다! 이것이 바로 고급 패키징을 흥미롭게 만드는 이유입니다. 10미크론 하이브리드 결합에 관해 이야기할 때 우리는 이 두 세계가 합쳐지고 있음을 알 수 있기 때문입니다. 저는 우리가 사용하고 있는 금속층의 특성을 연구하기 시작했습니다. 이 층의 피처 크기는 10미크론 미만(예: 4미크론)입니다. 이제 온웨이퍼 금속 인터커넥트의 피처 크기와 이러한 칩을 패키징의 일부로 함께 구성할 때 생성하는 피처 크기가 상당히 일관됩니다. 따라서 프로세스 규모가 유사하기 때문에 칩 제조와 패키징 테스트가 통합되고 있으며 이는 혁신을 위한 매우 중요하고 흥미로운 장소가 되었습니다. 전통적인 웨이퍼 팹은 패키징 및 테스트 기술을 사용하고 고급 패키징의 새로운 영역을 창출하고 있습니다. 점차적으로 반도체 제조와 패키징 테스트가 합쳐지리라 믿습니다.

IDM 2.0 전략에서 고급 패키징은 어떤 역할을 합니까? 인텔의 고급 패키징 기술이 미래 파운드리 비즈니스에 완전히 개방될까요? IDM 2.0 이후 고급 패키징에 대한 인텔의 계획은 무엇입니까?

IDM 2.0에서 고급 패키징의 역할에 관한 질문의 첫 번째 부분은 그것이 중요한 차별화 요소이기 때문에 매우 중요한 역할을 할 것이라는 것입니다. 우리는 다양한 요구 사항을 가진 많은 고객을 갖게 될 것이며 고급 패키징은 이러한 요구 사항에 따라 맞춤화하는 데 도움이 되므로 매우 중요한 측면이 됩니다. 인텔 파운드리 고객은 인텔의 최첨단 기술을 사용할 수 있다는 것을 확신할 수 있습니다. 우리는 2D, 2.5D, 3D 등 이미 개발된 고급 패키징 기술을 제공하고 이러한 기술을 파운드리 고객에게 제공하여 고객의 고유한 요구 사항을 충족할 것입니다. 고객이 특정 제품 요구 사항을 충족하려면 이러한 기술을 확보하는 것이 매우 중요하며 이러한 기술을 확장하여 더 높은 수준의 요구 사항을 충족할 수도 있습니다.

현재 팬아웃 패키징 시장에는 FOWLP와 FOPLP라는 두 가지 기술 경로가 있습니다. 우리 모두는 삼성이 FOPLP를 개발하고 있다는 것을 알고 있습니다. 인텔이 FOPLP 경로에 대한 계획을 가지고 있는지 알고 싶습니다.

수량에 따라 수요가 결정되기 때문이라고 말하고 싶습니다. 귀하의 질문은 웨이퍼 수준 패키징과 패널 수준 패키징이 있는지, 그리고 인텔이 패널 수준 패키징으로 전환할 계획인지 여부입니다. 인텔은 수년 동안 팬아웃 패키징 계획에 적극적으로 참여해 왔으며 수요가 FOPLP 유형 패키징을 고려하도록 유도할지 여부를 계속 평가할 것입니다. 인텔은 현재 이를 수행할 수 있는 능력을 갖추고 있으며 이는 주로 시장 상황이 웨이퍼에서 패널로 전환을 원하는지 여부에 달려 있습니다. 이는 우리가 답해야 할 질문이고, 앞으로도 이런 질문이 나올 것이라고 믿습니다. 우리는 이 분야에서 계속해서 적극적으로 연구하고 개발할 것이며, 웨이퍼 또는 패널에서 수행되는 모든 유형의 패키징 기술에서 형상 크기 개선을 추진하는 것이 중요합니다. 나는 시장이 우리를 위해 결정을 내릴 것이라고 믿습니다.

무어스의 법칙은 점차 사라지고 있으며, SiP 패키징 기술은 반도체 패키징의 새로운 돌파구로 제시되고 있습니다. 서버의 CPU와 FPGA에도 고급 SiP가 필요합니다. 인텔은 SiP 패키징 기술을 어떻게 보나요? 인텔이 이 분야에 진출할 예정입니까? 또한 인텔의 EMIB, CO-EMIB 및 Foveros 기술이 시스템 수준 패키징 기술로 간주될 수 있습니까?

저는 SiP(System-in-Package) 통합이 계속될 것이라고 믿습니다. SiP 기술에는 2D, 2.5D 및 3D 아키텍처가 포함됩니다. 때때로 사람들은 시스템 레벨 패키징이 3D 이기종 통합의 일부라고 생각하지만 실제로는 그 뿐만이 아닙니다. 시스템 수준 패키징은 시스템의 효율성을 강조합니다. EMIB, CO-EMIB 및 Foveros 기술은 모두 시스템 수준 패키징의 일부를 구성하는 데 기여합니다. 시스템 수준 패키징은 패키지 내 시스템 구현을 강조합니다. Curie 모듈을 만들 때 패키지 내에 시스템을 구현합니다. 시스템 인 패키지 통합은 다양한 요소를 포함하고 시스템 기능을 완성할 수 있습니다. 분명히 2D, 2.5D 및 3D는 모두 시스템 수준 패키징을 위한 잠재적인 구현 방법입니다.

고급 패키징 레이아웃에 관해서는 웨이퍼 파운드리, IDM, 팹리스 회사, EDA 도구 공급업체 등이 모두 참여했습니다. 이러한 다양한 유형의 회사 간에 "고급 패키징"에 대한 이해에 상당한 차이가 있습니까? 고급 포장과 기존 포장 사이에 명확한 경계가 있습니까?

전통적인 포장부터 첨단 포장까지, 연속체인가요, 아니면 명확한 경계가 있나요? 나는 "고급 패키징"이라는 용어가 기술 진보의 연속체를 의미한다고 믿습니다. 고급 포장과 기존 포장 사이에 명확한 차이가 있는지 잘 모르겠습니다. 첨단 패키징이라는 용어가 있는 이유는 전통적인 EDA 도구가 처리해야 하는 유기 패키징에 칩을 배치하는 것이 아니라 EDA 도구의 새로운 요구 사항인 칩을 쌓아서 상호 연결해야 하기 때문입니다. 이제 추가 레이어, 추가 3D 차원이 있으므로 이를 기반으로 최적화해야 합니다. 우리는 고급 패키징이 계속 발전함에 따라 EDA 도구가 더욱 복잡해지고 전체 생태계가 모든 것을 하나로 모으고 최적화하여 더 나은 성능을 제공해야 한다는 사실에 직면했습니다.

나의 신작 "SiP 기술 기반 마이크로시스템"에서 나는 단위 부피당 기능 단위(Function UNIT)의 수를 기반으로 전자 시스템의 개발을 평가하는 기능 밀도 법칙이라는 새로운 개념을 제안합니다. 웨이퍼 평면에 대한 무어의 법칙에서 전자 시스템의 공간으로 판단 기준을 옮겨 전자 시스템의 통합 정도를 3차원적 관점에서 평가합니다. 이것을 어떻게 보십니까?

전자 시스템의 통합 수준을 3D 관점에서 측정하는 개념에 대해 질문하신다면 이것이 제공하신 개념을 정량화하는 매우 좋은 방법이라고 생각합니다. 저는 우리의 기회가 엔지니어와 신기술에 입방밀리미터당 더 많은 기능을 제공하는 데 있다고 믿습니다. 그래서 나는 당신이 제안한 컨셉을 정말 좋아합니다. 우리는 XNUMX차원 공간이 있다는 것을 알고 있으며 XNUMX차원 공간에서 더 많은 탐구를 시작할 수 있습니다. 나는 이것이 사고방식이라고 생각하고, 이런 생각이 정말 감사하다.

전통적인 포장의 주요 기능은 칩 보호, 규모 확장 및 전기 연결입니다. 게다가 고급 패키징에는 몇 가지 기능과 특징이 추가됩니다. 제가 이해하는 바는 기능 밀도 증가, 상호 연결 길이 단축, 시스템 재구성 수행이 고급 패키징의 세 가지 중요한 새로운 기능이라는 것입니다. 이것을 어떻게 보십니까?

나는 당신이 언급한 요점을 이해하며, 제가 관심을 갖는 것은 "시스템 재구성"이라는 용어가 무엇을 의미하는지입니다. 이질성의 시대에 서로 다른 프로세스 흐름을 채택하고 칩을 재결합할 때 시스템 재구성은 칩을 재결합하여 면적 오버헤드와 전력 소비를 최소화하고 우수한 열 성능을 달성하는 방법을 의미합니다. 따라서 시스템 재구성이란 어떻게 칩을 재결합하여 최적의 성능, 최소한의 면적 오버헤드, 낮은 전력 소비를 얻는지를 의미한다고 이해합니다. 시스템 재구성을 통해 다양한 프로세스 노드의 칩을 더 효과적으로 재결합하여 필요한 오버헤드를 최소화하고 입방 밀리미터당 더 많은 기능을 달성할 수 있습니다.

이기종 컴퓨팅에 대해 이야기할 때 CPU, GPU, FPGA 및 기타 아키텍처의 차별화를 언급하고 있습니까, 아니면 이기종 통합을 사용하여 고급 패키징을 형성하는 것을 언급하고 있습니까?

명확하게 구분할 수 있을지 모르겠습니다. 우리가 패키징이라고 부르는 지속적인 통합을 추진하기 위해 이러한 다양한 프로세스 노드를 결합하고 있기 때문입니다. 그러므로 그들은 함께 있고 우리는 그들을 실제로 분리하지 않았습니다. 이를 달성하기 위해 다양한 프로세스 최적화와 협업을 통해 고급 패키징을 추진하고 이질적인 통합을 창출하고 있습니다.

인텔의 하이브리드 본딩 기술과 기타 고급 통합 패키징 기술에는 현재 제한 사항이 있습니까? 이러한 문제는 앞으로 어떻게 해결될 예정인가요?

웨이퍼 간 WoW, 칩 간 CoW 등 하이브리드 본딩을 수행하는 방법에는 여러 가지가 있습니다. 전반적으로 업계에서는 대량생산을 위한 기술 성숙도를 높이기 위해 여전히 노력하고 있습니다. 대량 생산을 달성하려면 칩-웨이퍼 하이브리드 본딩을 추진하기 위한 업계의 노력이 필요합니다. 이것이 우리 산업이 처해 있는 단계이다. 또 다른 중요한 측면은 청결입니다. 의심할 바 없이 하이브리드 본딩은 물리적 기술이므로 본딩 과정에서 높은 청결도가 유지되어야 합니다. 상온에서 하는 것이 하이브리드 본딩의 장점입니다. 하지만 매우 깨끗하게 유지해야 하는데, 이는 기존 포장에서 요구되는 청결함과는 다릅니다. 이러한 고급 패키징 기술을 채택할 때는 청결성 문제에 주의를 기울여야 합니다.

미래에 새로운 패키징 상황이 나타날 것이라고 생각하시나요?

극단적인 이질적 통합이 될 것이라고 생각합니다. 저는 첨단 패키징 기술이 계속해서 형상 크기를 최소화할 것이라고 믿습니다. 앞서 설명했듯이 작은 독립 IP를 칩렛 형태로 하나로 모으는 것이 첨단 패키징 개발의 방향이다. 극단적인 이기종 통합은 고급 패키징 기술의 미래 추세입니다.

결론적으로,

Intel Academician Johanna Swan과의 심도 있는 소통과 교류를 통해 우리는 다음과 같은 결론을 내릴 수 있습니다.

미래의 고급 패키징에서는 상호 연결 밀도가 증가하고, 상호 연결 인터페이스의 돌출부 사이의 피치가 10um 미만으로 줄어들며, 제곱밀리미터당 돌출 수는 10,000개를 초과할 것입니다.

하이브리드 본딩 기술은 고밀도 고급 패키징에 널리 사용됩니다. 하이브리드 본딩은 돌출부가 없고, 금속 본딩 외에 실리콘 몸체끼리 접합하는 방식이다. 실리콘 칩 사이에 틈이 없고 접착제를 채울 필요가 없습니다. 또한 실리콘 자체가 좋은 열 전도체이기 때문에 방열 성능도 더 좋습니다. 또한 Intel의 Hybrid Bonding 기술과 TSMC-SoIC 기술은 놀라운 유사점을 가지고 있습니다.

인텔의 기술 로드맵에서 우리는 고급 패키징이 더 높은 밀도를 향해 나아갈 뿐만 아니라 통합의 유연성에도 초점을 맞출 것임을 알 수 있습니다. Co-EMIB와 ODI는 이러한 특성을 구현합니다.

SoC에서 SiP, 그리고 칩렛에 이르기까지 전자 통합은 점점 더 높은 효율성, 낮은 결함률 및 높은 재사용성에 중점을 두고 있습니다.

입방 밀리미터당 기능을 극대화하려는 인텔의 추구는 단위 부피당 기능의 양을 평가하는 내 새 책에서 기능 밀도 법칙으로 설명된 개념과 일치합니다. 이러한 유사성은 함수 밀도 법칙의 정확성을 확인합니다.

생산 및 설계 측면을 모두 포함하여 집적 회로 제조 및 패키징 테스트가 점차적으로 통합되어 협력을 위한 도전과 더 많은 기회를 가져오고 있습니다.

극단적인 이기종 통합은 여전히 ​​첨단 패키징의 방향이자 미래 추세입니다.

마지막으로 저와 독자들을 대표하여 Intel과 Academician Swan에게 감사의 말씀을 전합니다! 앞으로도 더 많은 소통과 배움의 기회가 있었으면 좋겠습니다.