イントロダクション

インテルは、半導体業界とイノベーションの世界的リーダーであり、人工知能、5G、ハイパフォーマンス コンピューティングなどのテクノロジーのイノベーションとブレークスルーを推進し、インテリジェントに相互接続された世界を推進することに専念しています。 56 年前、インテルの創設者の 3 人、ゴードン・ムーアはムーアの法則を提案し、これが今日まで集積回路産業の発展を推進してきました。高度なパッケージングの分野では、インテルは引き続き技術リーダーであり、EMIB、Foveros、Co-EMIB、ODI などの高度なパッケージングおよび相互接続テクノロジーを創造的に導入し、テクノロジーを前進させ続けています。本日、私たちは、インテルのパッケージング研究およびシステム ソリューション部門のディレクターである Johanna Swan とつながり、高度なパッケージング技術について綿密なコミュニケーションと交換を行い、高度なパッケージングにおける最先端の開発について学ぶ機会を得ました。パソコンの分野では、インテルは間違いなく最も創造的な企業です。 Intel Inside は人々の心に深く浸透しています。 Pentium から Core、そして i5、i7、i9、iXNUMX に至るまで、各製品は人々にまったく新しいエクスペリエンスをもたらし、デジタル世界を継続的に前進させます。

異質性の時代が到来した。インテルは新たな創造性を解き放ちましたか?そしてどのような新しいテクノロジーや製品を世界にもたらすのでしょうか?インテルの声を聞いてみましょう。

サニー・リー 

まずはスワン所長にインテルの研究開発計画と先端パッケージング技術分野における最新の研究成果についてお話を伺いたいと思います。

ジョアンナ・スワン 

もちろん、最初にインテルの高度なパッケージング技術のロードマップを皆さんと共有したいと思います。グラフの X 軸は電力効率を表し、Y 軸は相互接続密度を表し、Z 軸はテクノロジーの拡張性を示します。

標準的なパッケージングから埋め込み型マルチチップ相互接続ブリッジ (EMIB) に至るまで、より多くのチップがパッケージに含まれるようになり、バンプ間のピッチはますます小さくなり、100um から 55 ～ 36um に減少しています。

次に、Intel は 10um 未満のバンプピッチの実現を目指しています。バンプピッチを10マイクロメートル以下にするということは何を意味するのでしょうか？ここでインテルのハイブリッド ボンディング テクノロジが登場します。

今年の ECTC で、インテルはハイブリッド ボンディング テクノロジに関する論文を発表しました。ハイブリッド ボンディング テクノロジは、スタックされたチップ間のより高密度の相互接続を実現し、より小型のフォーム ファクタを可能にする方法です。図の左側にある Foveros として知られるテクノロジーは、バンプ ピッチが 50 マイクロメートルで、400 平方ミリメートルあたり約 10 個のバンプがあります。将来的には、インテルはバンプピッチを約 10,000 マイクロメートルに縮小し、XNUMX 平方ミリメートルあたり XNUMX 個のバンプを達成することを目指しています。

ハイブリッド ボンディング テクノロジにより、チップ間の相互接続が可能になり、その結果、静電容量が低下し、チャネルあたりの電力が削減され、優れた製品の提供が可能になります。

次の図は、従来のバンプ ボンディング テクノロジーとハイブリッド ボンディング テクノロジーを比較しています。ハイブリッド ボンディング技術には、新しい製造、取り扱い、洗浄、およびテスト方法が必要です。ハイブリッド ボンディング技術の利点には、より高い電流容量、1 ミクロン未満の拡張可能なピッチ、および改善された熱性能が含まれます。

この図から、従来のバンプ ボンディング技術では、2 つのチップの間にはんだを備えた銅ピラーがあることがわかります。これらはリフローはんだ付けによって接合され、その後アンダーフィルが充填されます。

一方、ハイブリッド ボンディング技術は、従来のバンプ ボンディングとは異なります。目立った凹凸はありません。特別に製造された誘電体の表面は非常に滑らかで、実際にはわずかな凹みさえあります。 2 つのチップは室温で貼り合わされ、アニーリングのために温度が上昇します。この時点で、銅が膨張してしっかりと結合し、電気接続が形成されます。

ハイブリッド ボンディング技術により、相互接続ピッチを 10 マイクロメートル未満に縮小することができ、アンダーフィルと比較して、より高い電流容量、より高密度の銅相互接続密度、より優れた熱性能を実現します。もちろん、ハイブリッド ボンディング テクノロジには、新しい製造方法、洗浄方法、およびテスト方法が必要です。

では、なぜピッチが小さいほど魅力的なのでしょうか? Intel は、SoC を GPU、CPU、IO チップに分解し、SiP テクノロジーを使用して単一のパッケージ内に統合するチップレット設計アプローチに移行しています。さらに、チップレット技術により、より小さなブロックに個別の IP が割り当てられ、再利用できます。これは、特定の顧客のニーズに基づいて製品をカスタマイズできる優れた技術です。

より多くのチップ間接続にはより高い相互接続密度が必要となるため、チップレット テクノロジはチップ間の相互接続に革命をもたらしました。これにより、従来のバンプボンディングからハイブリッドボンディングへの移行が進んでいます。

さらに、同じ速度で製造プロセスを維持しながら、これらのチップを組み立てる方法という別の課題にも直面しています。配置するチップの数が増えた場合、一度に 1 つのチップだけを配置するだけで十分に高速に処理できるでしょうか?解決策はバッチアセンブリにあり、これを私たちは自己アセンブリ技術と呼んでいます。

インテルは、フランス代替エネルギー・原子力委員会の電子情報技術研究所である CEA-LETI と積極的に協力し、単一のプロセス ステップでの複数のチップの配置を研究しています。これには、より多くのチップを選択して配置するだけでなく、決定的かつ迅速な配置も含まれます。

自己組織化プロセス中に、チップは最も低いエネルギー状態に自らを復元する能力を持っています。それらを十分に近づけることにより、それらは自律的に集合し、最小のエネルギー構成に位置します。これは、Intel が CEA-LETI と協力して研究している自己組織化メカニズムです。

当社はすでに、ハイブリッド接合技術と自己組織化技術を高度なパッケージング技術のロードマップに組み込んでいます。