Samsung Electronics hat bei seinem 10-Nanometer-DRAM-Prozess der sechsten Generation (1c) erhebliche Fortschritte erzielt und die Ausbeuterate liegt nun bei über 50 %. Dieser Durchbruch signalisiert Samsungs Potenzial, seine Wettbewerbsfähigkeit im Markt für Hochleistungsspeicher zu steigern. Die Massenproduktion des High Bandwidth Memory (HBM4) der sechsten Generation soll in der zweiten Jahreshälfte beginnen.

Der 1c-DRAM-Prozesstechnologieknoten ist etwa 11–12 Nanometer groß. Im Vergleich zum aktuellen Mainstream-DRAM der vierten (1a, ~14 nm) und fünften Generation (1b, ~12–13 nm) bietet der 1c-Prozess nicht nur eine höhere Dichte, sondern reduziert auch effektiv den Stromverbrauch. Zudem ist die Chipdicke geringer, was das Stapeln von mehr Speicherschichten im HBM4 ermöglicht und so die Kapazität und Bandbreitendichte deutlich erhöht.

Samsung widmet sich seit letztem Jahr voll und ganz der Entwicklung von 1c DRAM unter der Leitung von DRAM-Entwicklungsleiter Hwang Sang-joon. Er wies darauf hin, dass der Hauptgrund für das anfängliche Versagen bei Leistungs- und Ausbeutezielen in Mängeln in der frühen Designarchitektur liege. Er betonte, dass gründliche Korrekturen bereits in der Designphase für den Fortschritt unerlässlich seien. Dieser hochrangige Eingriff zur Anpassung des Designprozesses zeigt Samsungs Entschlossenheit, die technologische Führung zurückzugewinnen.

Samsung plant außerdem, in der zweiten Jahreshälfte HBM4-Muster auszuliefern und positioniert „Customized HBM“ als eine neue Kernstrategie.

HBM4 ermöglicht die Integration von Logikchips in den DRAM-Stack. Durch die Optimierung der Gesamtarchitektur im Foundry-Prozess sollen effiziente, auf die Anforderungen verschiedener Anwendungen zugeschnittene Lösungen bereitgestellt werden. Darüber hinaus wird Samsung seinen selbst entwickelten 4-Nanometer-Prozess auf den Logikchip an der Basis des HBM4-Stacks anwenden, um die Gesamtleistung und Integrationsflexibilität zu verbessern.

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