Suite de « Tout sur la technologie de packaging avancée d'Intel (partie I) » 

Ensuite, je partagerai le contenu sur l'axe d'évolutivité (Z) qui est représenté par l'axe Z sur la figure 1. La technologie Co-EMIB est située dans ce quadrant. La technologie Co-EMIB combine les technologies 2D et 3D en utilisant une combinaison d'EMIB et de Foveros pour atteindre l'évolutivité. Avec Co-EMIB, nous pouvons placer plus de 40 puces dans un seul package.

L'architecture Co-EMIB est basée sur des connexions haute densité entre des puces associées et des puces empilées, permettant une plus large gamme d'interconnectivité. La figure ci-dessous montre que HBM peut être placé avec Foveros ou qu'il peut y avoir différentes puces compagnons.

Cela nous est très utile car cela peut réduire le nombre de TSV sur la puce inférieure, ce qui nous permet d'alimenter directement la puce supérieure. Il s'agit d'une autre optimisation qui permet une personnalisation complète pour les clients grâce à l'ajout de la technologie ODI. Ci-dessus se trouvent le plan de recherche et développement ainsi que les derniers résultats de recherche dans le domaine du packaging avancé partagés par Intel.

Merci beaucoup pour le merveilleux partage de l'académicienne Johanna Swan. Personnellement, je me sens très bénéficiaire et je pense que les lecteurs vivront une expérience similaire. Grâce au partage de technologie d'Intel, j'ai acquis une compréhension plus approfondie de technologies telles que EMIB, Foveros, Chiplet, Co-EMIB et ODI, et j'ai approfondi mes connaissances sur les technologies de liaison hybride et d'auto-assemblage. Ensuite, j'aimerais interroger l'académicien Swan sur quelques sujets d'actualité.

Les chipsets, que nous appelons également tuiles, sont importants pour l'empaquetage des interconnexions, car ils nous permettent d'obtenir de petites adresses IP indépendantes. Une fois que nous disposons d’IP indépendantes, nous pouvons les mélanger dans de nombreux produits avec une très grande réutilisabilité. Nous pouvons personnaliser en profondeur les produits intégrés aux emballages en fonction de nos besoins. Je crois que la personnalisation est la véritable raison pour franchir la prochaine étape de l’intégration hétérogène. Par conséquent, obtenir des adresses IP à partir de différents nœuds de processus et les intégrer de manière hétérogène dans différents processus ou nœuds peut permettre une personnalisation approfondie pour les clients.

Actuellement, la méthode de liaison de tranche à tranche (WoW) est en cours de développement. Comment Intel se positionne dans cette méthode de bonding ?

La technologie de collage de plaquette à plaquette (WoW) est en effet en cours de développement. Lorsqu’il est question d’interconnexion de produits, il existe actuellement deux méthodes : les technologies de liaison de tranche à tranche (WoW) et de puce à tranche (CoW). Je pense que les technologies de liaison plaquette à plaquette (WoW) et puce à plaquette (CoW) sont importantes, en fonction de votre produit. Par exemple, pour l’empilement de mémoire, nous pouvons voir des acteurs de l’industrie utiliser aujourd’hui la liaison plaquette à plaquette. L’industrie travaille également sur la liaison puce-plaquette, qui présente des défis uniques, différents de la liaison plaquette-plaquette, mais les deux sont importants. De plus, la technologie de liaison hybride peut être appliquée aux technologies de liaison de tranche à tranche (WoW) et de puce à tranche (CoW).

Où en sont actuellement les technologies d’intégration 2.5D et 3D ? Le marché présente actuellement une combinaison d'emballages 2.5D et 3D. Comment Intel perçoit-il cette tendance ?

Les technologies d'intégration 2.5D et 3D se développent rapidement et je pense que cette tendance va se poursuivre. De plus, les opportunités et les avantages de différenciation apportés aux produits par cette tendance sont cruciaux. Le Co-EMIB d'Intel est une technologie similaire à la combinaison du 2.5D et de la 3D, qui rend possible des produits comme le Ponte Vecchio d'Intel. En fin de compte, notre opportunité est de fournir le plus grand nombre d’unités par millimètre cube et d’obtenir le plus de fonctionnalités par millimètre cube. Les emballages avancés continueront à se miniaturiser et à diminuer en taille afin que nous puissions atteindre la fonctionnalité maximale par millimètre cube.

Il existe également de nombreuses entreprises de conditionnement et de test de semi-conducteurs en Chine, et leur part de marché augmente progressivement. Cependant, le niveau d’avancée technologique n’atteint actuellement pas le niveau d’Intel et de Samsung. Quelle est la raison de la position de leader d'Intel dans les technologies de packaging et de test ? Comment pensez-vous que la recherche et le développement des technologies d'emballage et de test en Chine peuvent être améliorés ?

En général, la clé pour reconnaître le facteur de différenciation dans l’emballage est le client. Nous nous sommes toujours efforcés de servir nos clients et de leur fournir des solutions uniques, ce qui a également motivé les technologies d'emballage avancées sur lesquelles nous nous concentrons. Je pense donc que l’opportunité réside dans le fait qu’à mesure que nous continuons à servir nos clients, leurs besoins en produits évoluent également, ce qui est la véritable raison qui justifie la nécessité d’une transformation du packaging. Je crois que la réponse à cette question est que la technologie viendra et que ces avancées technologiques apparaîtront à mesure que les besoins différenciés de nos clients évolueront. Par conséquent, saisir cette opportunité sera bénéfique pour améliorer la recherche et le développement des technologies d’emballage et de test.

Dans le passé, les entreprises de fabrication de semi-conducteurs et les entreprises de conditionnement de semi-conducteurs étaient distinctes. Aujourd’hui, de nombreuses usines de fabrication de puces tentent de développer des technologies de conditionnement et de test des semi-conducteurs. Par conséquent, j’aimerais connaître vos prévisions concernant les tendances futures de la fabrication de semi-conducteurs et des tests d’emballage de semi-conducteurs. Vont-ils fusionner ou évoluer vers un mode coexistant ?

C'est une très bonne question ! C’est exactement ce qui rend l’emballage avancé passionnant. Car lorsque l’on parle de collage hybride 10 microns, on constate que ces deux mondes fusionnent. J'ai commencé à étudier les caractéristiques des couches métalliques que nous utilisons, qui ont des dimensions inférieures à 10 microns, par exemple 4 microns. Désormais, les tailles des fonctionnalités pour les interconnexions métalliques sur tranche et les tailles des fonctionnalités que nous créons lors de l'assemblage de ces puces dans le cadre de l'emballage sont tout à fait cohérentes. Ainsi, la fabrication de puces et les tests de conditionnement fusionnent, car les tailles de processus sont similaires, ce qui est devenu un lieu très important et intéressant pour l'innovation. Les usines de fabrication de plaquettes traditionnelles utilisent des technologies d'emballage et de test et créent un tout nouveau domaine dans le domaine de l'emballage avancé. Je pense que la fabrication de semi-conducteurs et les tests d’emballage vont progressivement se rejoindre.

Dans la stratégie IDM 2.0, quel rôle joue le packaging avancé ? Les technologies avancées d’emballage d’Intel seront-elles entièrement ouvertes aux futures fonderies ? Quels sont les projets d'Intel en matière de packaging avancé après IDM 2.0 ?

Je pense que la première partie de la question concernant le rôle du packaging avancé dans l’IDM 2.0 est qu’il jouera un rôle très important car il s’agit d’un facteur de différenciation crucial. Nous aurons de nombreux clients ayant des exigences différentes, et un emballage avancé nous aidera à personnaliser en fonction de ces exigences, ce qui en fait un aspect très critique. Nous pouvons être assurés que les clients des fonderies Intel pourront utiliser nos technologies de pointe. Nous proposerons des technologies d'emballage avancées déjà développées, notamment 2D, 2.5D et 3D, et fournirons ces technologies à nos clients fondeurs pour répondre à leurs besoins uniques. L'obtention de ces technologies est très importante pour que les clients puissent répondre à leurs exigences spécifiques en matière de produits, et ces technologies peuvent également être étendues pour répondre à des exigences de niveau supérieur.

Sur le marché actuel de l'emballage en éventail, il existe deux voies techniques, à savoir FOWLP et FOPLP. Nous savons tous que Samsung développe le FOPLP. J'aimerais savoir si Intel a des projets pour la route FOPLP ?

Je tiens à dire que c'est parce que la quantité stimule la demande. Votre question est de savoir s'il existe un packaging au niveau de la tranche et un packaging au niveau du panneau, et si Intel envisage d'évoluer vers un packaging au niveau du panneau. Intel est activement impliqué dans le plan de packaging Fan-Out depuis de nombreuses années, et nous continuerons d'évaluer si la demande nous incitera à envisager un packaging de type FOPLP. Intel a actuellement la capacité de le faire, et cela dépend principalement de la question de savoir si les conditions du marché souhaitent que nous passions des plaquettes aux panneaux. C’est une question à laquelle nous devons répondre, et je pense que de telles questions continueront de se poser. Nous continuerons à rechercher et à développer activement dans ce domaine, et il est important de faire pression pour améliorer la taille des fonctionnalités dans tout type de technologie d'emballage, qu'elle soit réalisée sur des plaquettes ou des panneaux ; Je crois que le marché prendra la décision à notre place.

La loi de Moores s'estompe progressivement et la technologie de conditionnement SiP est proposée comme une nouvelle percée dans le conditionnement des semi-conducteurs. Les CPU et FPGA des serveurs nécessitent également un SiP haut de gamme. Comment Intel perçoit-il la technologie de packaging SiP ? Intel va-t-il s'imposer dans ce domaine ? De plus, les technologies Intel EMIB, CO-EMIB et Foveros peuvent-elles être considérées comme des technologies de packaging au niveau système ?

Je pense que l’intégration du système dans le package (SiP) va certainement se poursuivre. La technologie SiP inclut les architectures 2D, 2.5D et 3D. Parfois, les gens pensent que le packaging au niveau système fait partie de l’intégration hétérogène 3D, mais en réalité, ce n’est pas seulement cela. Le packaging au niveau du système met l’accent sur l’efficacité du système. Les technologies EMIB, CO-EMIB et Foveros contribuent toutes à faire partie du packaging au niveau du système. Le packaging au niveau système met l’accent sur la mise en œuvre du système au sein du package. Lorsque nous créons des modules Curie, nous implémentons le système dans le package. L'intégration système dans le package peut inclure de nombreux éléments différents et compléter les fonctionnalités du système. De toute évidence, la 2D, la 2.5D et la 3D sont toutes des méthodes de mise en œuvre potentielles pour le packaging au niveau système.

En ce qui concerne la présentation des emballages avancés, les fonderies de plaquettes, les IDM, les entreprises sans usine, les fournisseurs d'outils EDA, etc., se sont tous joints à nous. Y aura-t-il des différences significatives dans la compréhension du « emballage avancé » entre ces différents types d'entreprises ? Existe-t-il une frontière claire entre l’emballage avancé et l’emballage traditionnel ?

De l’emballage traditionnel à l’emballage avancé, s’agit-il d’un continuum ou existe-t-il une frontière claire ? Je crois que le terme « emballage avancé » signifie qu'il s'agit d'un continuum de progrès technologique. Je ne sais pas s'il existe une distinction claire entre l'emballage avancé et l'emballage traditionnel. La raison pour laquelle on parle d'emballage avancé est que nous devons empiler les puces et les interconnecter, ce qui constitue une nouvelle exigence pour les outils EDA, plutôt que de placer traditionnellement les puces sur des emballages organiques, ce que les outils EDA traditionnels doivent gérer. Nous avons désormais des couches supplémentaires, une dimension 3D supplémentaire, et nous devons optimiser sur cette base. Nous sommes confrontés au fait qu'à mesure que les emballages avancés continuent d'évoluer, nos outils EDA deviendront plus complexes et nécessiteront que l'ensemble de l'écosystème rassemble et optimise tout, et nous apporte de meilleures performances.

Dans mon nouveau livre « Microsystèmes basés sur la technologie SiP », je propose un nouveau concept : la loi de densité de fonctions, qui évalue le développement de systèmes électroniques en fonction du nombre d'unités fonctionnelles (Function UNITs) par unité de volume. Il déplace la norme de jugement de la loi de Moore sur le plan de la plaquette vers l'espace des systèmes électroniques, évaluant le degré d'intégration des systèmes électroniques dans une perspective tridimensionnelle. Comment voyez-vous cela ?

Si vous posez des questions sur le concept de mesure du niveau d'intégration des systèmes électroniques dans une perspective 3D, je pense que c'est un très bon moyen de quantifier le concept que vous avez fourni. Je pense que notre opportunité réside dans la fourniture de plus de fonctionnalités par millimètre cube aux ingénieurs et aux nouvelles technologies. Donc, j’aime beaucoup votre concept proposé. Nous savons qu’il existe un espace tridimensionnel et nous pouvons commencer à explorer davantage cet espace tridimensionnel. Je pense que c'est une façon de penser, et j'apprécie vraiment ce genre de réflexion.

Les principales fonctions des emballages traditionnels sont la protection contre les copeaux, l'expansion du tartre et la connexion électrique. En plus de cela, un packaging avancé ajoute quelques fonctions et fonctionnalités. Je crois comprendre que l'augmentation de la densité fonctionnelle, le raccourcissement de la longueur d'interconnexion et la restructuration du système de conduite sont trois nouvelles caractéristiques importantes du packaging avancé. Comment voyez-vous cela ?

Je comprends les points que vous évoquez et ce qui m'intéresse, c'est ce que signifie le terme « restructuration du système ». En cette ère d'hétérogénéité, où nous adoptons différents flux de processus et recombinons les puces, la restructuration du système fait référence à la façon de recombiner les puces pour minimiser la surcharge de surface, la consommation d'énergie et obtenir de bonnes performances thermiques. Par conséquent, je crois comprendre que la restructuration du système signifie comment recombiner les puces et obtenir des performances optimales, une surcharge de surface minimale et une faible consommation d'énergie. Grâce à la restructuration du système, nous pouvons mieux recombiner les puces de différents nœuds de processus, minimisant ainsi les frais généraux requis et obtenant davantage de fonctionnalités par millimètre cube.

Lorsque nous parlons d’informatique hétérogène, faisons-nous référence à la différenciation des architectures CPU, GPU, FPGA et autres, ou faisons-nous référence à l’utilisation d’une intégration hétérogène pour former un packaging avancé ?

Je ne suis pas sûr de pouvoir faire une distinction claire. C’est précisément parce que nous combinons ces différents nœuds de processus pour conduire cette unité continue que nous appelons cela l’emballage. Ils sont donc ensemble et nous ne les avons pas vraiment dissociés. Pour y parvenir, toutes ces différentes optimisations de processus et collaborations pilotent notre packaging avancé et créent cette intégration hétérogène.

La technologie de liaison hybride d'Intel et d'autres technologies avancées d'emballage intégré ont-elles actuellement des limites ? Comment ces problèmes seront-ils abordés à l’avenir ?

Il existe différentes manières de réaliser une liaison hybride, notamment le WoW de tranche à tranche et le CoW de puce à tranche. Dans l’ensemble, l’industrie s’efforce toujours d’améliorer la maturité de la technologie pour la production de masse. Des efforts de l’industrie sont nécessaires pour favoriser la liaison hybride puce-plaquette afin de parvenir à une production de masse. C’est à ce stade où en est notre industrie. Un autre aspect clé est la propreté. Sans aucun doute, le collage hybride est une technologie physique et pendant le processus de collage, une grande propreté doit être maintenue. Nous le faisons à température ambiante, ce qui constitue un avantage du collage hybride. Cependant, il doit être maintenu très, très propre, ce qui est différent de la propreté exigée dans les emballages traditionnels. Il faut prêter attention aux problèmes de propreté lors de l’adoption de ces technologies d’emballage avancées.

Pensez-vous que de nouvelles situations d’emballage vont émerger à l’avenir ?

Je pense que ce sera une intégration extrêmement hétérogène. Je pense que les technologies de packaging avancées continueront à minimiser la taille des fonctionnalités. Comme je l'ai décrit plus tôt, le regroupement de petites adresses IP indépendantes sous la forme de chipsets est la direction du développement de packaging avancé. L’intégration extrêmement hétérogène est la tendance future des technologies d’emballage avancées.

En conclusion,

Grâce à une communication et des échanges approfondis avec l'académicienne Intel Johanna Swan, nous pouvons tirer les conclusions suivantes :

Dans l'avenir des emballages avancés, la densité des interconnexions augmentera, le pas entre les saillies pour les interfaces d'interconnexion diminuera jusqu'à moins de 10 µm et le nombre de saillies par millimètre carré dépassera 10,000 XNUMX.

La technologie de liaison hybride est largement utilisée dans les emballages avancés haute densité. Dans le collage hybride, il n'y a pas de saillies et, outre la liaison métallique, les corps en silicium se lient entre eux. Il n'y a aucun espace entre les puces de silicium et aucun besoin de remplissage de colle. Il présente également de meilleures performances de dissipation thermique car le silicium lui-même est un bon conducteur thermique. De plus, la technologie Intel Hybrid Bonding et la technologie TSMC-SoIC présentent des similitudes frappantes.

La feuille de route technologique d'Intel nous montre que les emballages avancés évolueront non seulement vers une densité plus élevée, mais se concentreront également sur la flexibilité de l'intégration. Co-EMIB et ODI incarnent cette caractéristique.

Du SoC au SiP, puis aux chipsets, l'intégration électronique se concentre de plus en plus sur une efficacité élevée, de faibles taux de défauts et une réutilisabilité élevée.

La quête d'Intel visant à maximiser les fonctionnalités par millimètre cube s'aligne sur le concept décrit comme la loi de la densité des fonctions dans mon nouveau livre, qui évalue la quantité de fonctionnalités par unité de volume. Cette similarité confirme l’exactitude de la loi de densité de fonctions.

La fabrication de circuits intégrés et les tests d'emballage fusionnent progressivement, y compris les aspects de production et de conception, apportant des défis et davantage d'opportunités de collaboration.

L’intégration extrêmement hétérogène reste la direction et la tendance future de l’emballage avancé.

Enfin, au nom de moi-même et des lecteurs, j'exprime ma gratitude à Intel et à l'académicien Swan ! J'espère avoir l'opportunité de communiquer davantage et d'apprendre à l'avenir.