「インテルの先進パッケージング・テクノロジーのすべて（前編）」からの続き 

次に、図 1 の Z 軸で表されるスケーラビリティ軸 (Z) の内容を共有します。Co-EMIB テクノロジはこの象限内に位置します。 Co-EMIB テクノロジーは、EMIB と Foveros の組み合わせを使用して 2D テクノロジーと 3D テクノロジーを組み合わせ、スケーラビリティを実現します。 Co-EMIB を使用すると、40 個を超えるチップを XNUMX つのパッケージに配置できます。

Co-EMIB アーキテクチャは、コンパニオン チップとスタック チップ間の高密度接続に基づいており、より広範囲の相互接続を可能にします。下の図は、HBM が Foveros と一緒に配置できること、または異なるコンパニオン チップが存在できることを示しています。

これは、下部チップの TSV の数を減らすことができ、上部チップに直接電力を供給できるようになるため、非常に役立ちます。これは、ODI テクノロジーの追加により、顧客向けの包括的なカスタマイズを可能にするもう 1 つの最適化です。上記は、インテルが共有する先進パッケージング分野における研究開発計画と最新の研究結果です。

アカデミアンの Johanna Swan から素晴らしい情報を提供していただき、誠にありがとうございました。私自身も非常に恩恵を受けたと感じていますし、読者の皆さんも同様の経験をされると思います。 Intel からのテクノロジー共有を通じて、EMIB、Foveros、Chiplet、Co-EMIB、ODI などのテクノロジーについての理解を深め、ハイブリッド ボンディングおよび自己組織化テクノロジーについてさらに学びました。次に、白鳥学術委員にホットな話題についてお聞きしたいと思います。

タイルとも呼ばれるチップレットは、小さな独立した IP を取得できるため、相互接続のパッケージ化にとって重要です。独立した IP を取得すると、再利用性が非常に高く、それらを多くの製品に組み込むことができます。パッケージに組み込まれた製品をニーズに合わせて細かくカスタマイズできます。私は、カスタマイズが異種統合の次の段階を達成するための本当の理由であると信じています。したがって、さまざまなプロセス ノードから IP を取得し、それらをさまざまなプロセスまたはノードに異種統合することで、顧客向けの詳細なカスタマイズが可能になります。

現在、WoW（Wafer to Wafer）接合方式の開発が進められています。インテルはこの結合方法において自社をどのように位置づけているのでしょうか?

実際、ウェーハツーウェーハ（WoW）接合技術は開発中です。製品の相互接続を検討する場合、現在、ウェーハツーウェーハ (WoW) ボンディング技術とチップツーウェーハ (CoW) ボンディング技術の 2 つの方法があります。私は、製品に応じて、ウェーハツーウェーハ (WoW) ボンディング技術とチップツーウェーハ (CoW) ボンディング技術の両方が重要であると考えています。たとえば、メモリのスタッキングでは、現在、業界関係者がウェハ間の接合を使用していることがわかります。業界はチップとウェーハの接合にも取り組んでおり、これにはウェーハとウェーハの接合とは異なるいくつかの特有の課題がありますが、どちらも重要です。さらに、ハイブリッド ボンディング テクノロジーは、ウェーハツーウェーハ (WoW) ボンディング テクノロジーとチップツーウェーハ (CoW) ボンディング テクノロジーの両方に適用できます。

2.5D と 3D の統合テクノロジーは現在どのような位置にありますか?現在、市場には 2.5D と 3D のパッケージングが組み合わせられています。インテルはこの傾向をどう見ていますか?

2.5Dと3Dの統合技術は急速に発展しており、この傾向は今後も続くと考えています。さらに、この傾向が製品にもたらす機会と差別化の利点は非常に重要です。 Intel の Co-EMIB は、2.5D と 3D の組み合わせに似たテクノロジであり、Intel の Ponte Vecchio のような製品を可能にします。最終的に、私たちのチャンスは、立方ミリメートルあたりのユニット数を最大にし、立方ミリメートルあたりの機能を最大限に達成することです。高度なパッケージングは​​、立方ミリメートルあたりの最大の機能を達成できるように、サイズの小型化と縮小を継続します。

中国にも半導体パッケージング・検査会社が多数存在し、徐々に市場シェアを拡大​​している。しかし、現在の技術進歩のレベルはインテルやサムスンのレベルに達していません。インテルがパッケージングおよびテスト技術において主導的地位を保っている理由は何ですか?中国の包装および検査技術の研究開発はどのように改善できると思いますか?

一般に、パッケージングの差別化要因を認識する鍵となるのは顧客です。当社は常にお客様にサービスを提供し、独自のソリューションを提供するよう努めており、それが当社が注力している高度なパッケージング技術も推進してきました。したがって、私たちがお客様にサービスを提供し続けるにつれて、お客様の製品ニーズも進化しており、それがパッケージングの変革の必要性を促進している本当の理由であるという事実にチャンスがあると私は信じています。この質問に対する答えは、テクノロジーが到来し、これらのテクノロジーの進歩は、お客様の差別化されたニーズが進化するにつれて現れる、というものであると私は信じています。したがって、この機会を活かすことは、パッケージングおよびテスト技術の研究開発を改善するのに有益です。

かつては、半導体製造会社と半導体パッケージング会社は別個のものでした。現在、多くのチップ製造工場は、半導体のパッケージングおよびテスト技術の開発に努めています。そこで、半導体製造と半導体パッケージング試験の今後の動向についての予測をお聞きしたいと思います。これらは統合されるのでしょうか、それとも共存モードに発展するのでしょうか?

これはとても良い質問です！これこそが、先進的なパッケージングをエキサイティングなものにしているのです。なぜなら、10 ミクロンのハイブリッド ボンディングについて話すとき、これら 10 つの世界が融合していることがわかるからです。私は、使用している金属層の特性を研究し始めました。金属層の特徴サイズは 4 ミクロン未満、たとえば XNUMX ミクロンです。現在、オンウェーハ金属相互接続のフィーチャ サイズと、パッケージの一部としてこれらのチップを組み合わせるときに作成しているフィーチャ サイズは、非常に一貫しています。そのため、プロセス規模が類似しているため、チップの製造とパッケージングのテストが統合されており、イノベーションにとって非常に重要で興味深い場所となっています。従来のウェーハ製造工場は、パッケージングおよびテスト技術を使用し、高度なパッケージングにおけるまったく新しい領域を創出しています。半導体の製造とパッケージングのテストは徐々に統合されると思います。

IDM 2.0 戦略において、高度なパッケージングは​​どのような役割を果たしますか?インテルの高度なパッケージング技術は将来のファウンドリ・ビジネスに完全に開放されるのでしょうか? IDM 2.0 以降の高度なパッケージングに対する Intel の計画は何ですか?

IDM 2.0における高度なパッケージングの役割に関する質問の最初の部分は、それが重要な差別化要素であるため、非常に重要な役割を果たすだろうということだと思います。さまざまな要件を持つ多くの顧客がいますが、高度なパッケージングは​​これらの要件に応じてカスタマイズするのに役立ち、非常に重要な側面となります。インテルのファウンドリの顧客は、インテルの最先端テクノロジーを確実に使用できるようになります。当社は、すでに開発されている2D、2.5D、3Dなどの高度なパッケージング技術を提供し、これらの技術をファウンドリの顧客に提供して、それぞれの固有のニーズに応えます。これらのテクノロジーを入手することは、顧客が特定の製品要件を満たすために非常に重要であり、これらのテクノロジーは、より高いレベルの要件を満たすように拡張することもできます。

現在のファンアウトパッケージング市場には、FOWLP と FOPLP という 2 つの技術ルートがあります。サムスンが FOPLP を開発していることは誰もが知っています。インテルに FOPLP ルートに関する計画があるかどうか知りたいのですが?

それは量が需要を動かすからだと言いたいのです。あなたの質問は、ウェハーレベルのパッケージングとパネルレベルのパッケージングがあるかどうか、またインテルがパネルレベルのパッケージングに移行する予定があるかどうかです。インテルは長年にわたってファンアウト パッケージング計画に積極的に関与しており、需要が FOPLP タイプのパッケージングの検討を促すかどうかを引き続き評価していきます。インテルには現在これを行う能力があり、それは主に市場状況がウェハーからパネルへの移行を望んでいるかどうかにかかっています。これは私たちが答えなければならない質問であり、今後もそのような質問は出てくると思います。私たちはこの分野で積極的に研究開発を続けていきます。ウェーハ上で行われるかパネル上で行われるかにかかわらず、あらゆる種類のパッケージング技術において機能サイズの改善を推進することが重要です。市場が私たちに代わって決定を下すと信じています。

ムーアの法則は徐々に薄れつつあり、SiP パッケージング技術は半導体パッケージングの新たなブレークスルーとして提案されています。サーバーの CPU と FPGA にもハイエンド SiP が必要です。 IntelはSiPパッケージング技術をどのように見ていますか?インテルはこの分野に進出するでしょうか?さらに、Intel の EMIB、CO-EMIB、および Foveros テクノロジは、システム レベルのパッケージング テクノロジとみなすことができますか?

システム・イン・パッケージ（SiP）の統合は今後も確実に進むと思います。 SiP テクノロジーには、2D、2.5D、および 3D のアーキテクチャが含まれます。時々、システムレベルのパッケージングが 3D 異種統合の一部であると考える人がいますが、実際にはそれだけではありません。システムレベルのパッケージ化では、システムの有効性が強調されます。 EMIB、CO-EMIB、および Foveros テクノロジーはすべて、システム レベルのパッケージングの一部の形成に貢献します。システムレベルのパッケージ化では、パッケージ内のシステムの実装が強調されます。 Curie モジュールを作成するときは、パッケージ内にシステムを実装します。システムインパッケージの統合には、さまざまなものを含めることができ、システムの機能を完成させることができます。明らかに、2D、2.5D、および 3D はすべて、システム レベルのパッケージングの実装方法として考えられます。

高度なパッケージングのレイアウトに関しては、ウェーハ ファウンドリ、IDM、ファブレス企業、EDA ツール ベンダーなどがすべて参加しています。これらのさまざまな種類の企業の間で、「高度なパッケージング」に対する理解に大きな違いはありますか?先進的なパッケージングと従来のパッケージングの間に明確な境界線はありますか?

伝統的なパッケージングから先進的なパッケージングまで、それは連続しているのでしょうか、それとも明確な境界線があるのでしょうか? 「先進的なパッケージング」という言葉は、技術の進歩の連続であることを意味していると思います。高度なパッケージングと従来のパッケージングの間に明確な区別があるかどうかはわかりません。高度なパッケージングという用語がある理由は、従来の EDA ツールが処理する必要がある従来の有機パッケージング上にチップを配置するのではなく、チップを積層して相互接続する必要があるためです。これは EDA ツールの新しい要件です。これで追加のレイヤーと追加の 3D 次元ができたので、これに基づいて最適化する必要があります。私たちは、高度なパッケージングが進化し続けるにつれて、EDA ツールがより複雑になり、エコシステム全体がすべてを統合して最適化し、より優れたパフォーマンスをもたらす必要があるという事実に直面しています。

私の新著『SiP技術に基づくマイクロシステム』では、電子システムの開発を単位体積あたりの機能単位（Function UNIT）の数に基づいて評価する機能密度の法則という新しい概念を提案しています。判断基準をウエハ面上のムーアの法則から電子システムの空間に移し、電子システムの集積度を三次元的な観点から評価します。これをどう思いますか?

電子システムの統合レベルを 3D の観点から測定するという概念について質問している場合、これは、あなたが提供した概念を定量化する非常に良い方法だと思います。私たちのチャンスは、立方ミリメートルあたりのより多くの機能をエンジニアと新しいテクノロジーに提供することにあると信じています。したがって、私はあなたの提案したコンセプトがとても気に入りました。私たちは XNUMX 次元空間の存在を知っているので、XNUMX 次元空間をさらに探索し始めることができます。これは一つの考え方だと思いますし、私はこのような考え方は非常にありがたいと思っています。

従来のパッケージングの主な機能は、チップ保護、スケール拡張、および電気接続です。これらに加えて、高度なパッケージ化によりいくつかの機能が追加されます。私の理解では、機能密度の向上、配線長の短縮、システム再構築の 3 つが先進パッケージングの重要な新機能であると考えています。これをどう思いますか?

おっしゃる点は理解できるのですが、私が気になっているのは「システム再構築」という言葉が何を意味するのかということです。この異質な時代において、異なるプロセス フローを採​​用し、チップを再結合する場合、システムの再構築とは、チップを再結合して面積のオーバーヘッド、消費電力を最小限に抑え、優れた熱パフォーマンスを実現する方法を指します。したがって、システム再構築とは、チップをいかに組み替えて、最適なパフォーマンス、最小限の面積オーバーヘッド、低消費電力を実現するかということだと理解しています。システムの再構築により、さまざまなプロセス ノードのチップをより適切に再結合できるようになり、必要なオーバーヘッドが最小限に抑えられ、立方ミリメートルあたりの機能が向上します。

ヘテロジニアス コンピューティングについて話すとき、CPU、GPU、FPGA、その他のアーキテクチャの差別化を指しているのでしょうか、それとも高度なパッケージングを形成するためのヘテロジニアス統合の使用を指しているのでしょうか?

明確に区別できるかどうかはわかりません。これらの異なるプロセス ノードを組み合わせて、この継続的な一体性を推進しているからこそ、それをパッケージングと呼んでいます。したがって、それらは一緒であり、実際には分離されていません。これを達成するために、これらすべてのさまざまなプロセスの最適化とコラボレーションが高度なパッケージングを推進し、異種統合を実現しています。

インテルのハイブリッド ボンディング テクノロジやその他の高度な統合パッケージング テクノロジには現在制限がありますか?これらは今後どのように対処されるのでしょうか？

ハイブリッド ボンディングを実行するには、ウエハ間の WOW やチップ間の CoW など、さまざまな方法があります。全体として、業界は依然として大量生産のための技術の成熟度を向上させるために取り組んでいます。チップとウェーハのハイブリッドボンディングを推進して量産を達成するには、業界の努力が必要です。これが私たちの業界の段階です。もう 1 つの重要な側面は清潔さです。間違いなく、ハイブリッド接合は物理的な技術であり、接合プロセス中は高い清浄度を維持する必要があります。これは室温で行われますが、これがハイブリッド ボンディングの利点です。ただし、非常に清潔に保つ必要があり、従来の包装で求められる清潔さとは異なります。これらの高度なパッケージング技術を採用する場合は、清浄度の問題に注意を払う必要があります。

将来、新しいパッケージングの状況が生まれると思いますか?

極端な異種統合になると思います。私は、高度なパッケージング技術により、機能のサイズが引き続き最小化されると信じています。前に説明したように、小さな独立した IP をチップレットの形で統合することが、高度なパッケージング開発の方向性です。極端な異種統合は、高度なパッケージング技術の将来のトレンドです。

結論として、

Intel アカデミアン Johanna Swan との綿密なコミュニケーションと意見交換を通じて、次の結論を導き出すことができます。

高度なパッケージングの将来では、相互接続の密度は増加し、相互接続界面の突起間のピッチは10μm未満に縮小し、平方ミリメートルあたりの突起の数は10,000を超えるでしょう。

ハイブリッド ボンディング技術は、高密度の高度なパッケージングに広く使用されています。ハイブリッドボンディングでは突起物がなく、金属同士の接合に加えてシリコン同士の接合も行われます。シリコンチップ間に隙間がなく、接着剤を充填する必要もありません。シリコン自体が優れた熱伝導体であるため、放熱性能も優れています。さらに、Intel のハイブリッド ボンディング テクノロジと TSMC-SoIC テクノロジには驚くべき類似点があります。

Intel のテクノロジー ロードマップから、高度なパッケージングは​​高密度化を目指すだけでなく、統合の柔軟性にも重点を置くことがわかります。 Co-EMIB と ODI はこの特性を具体化します。

SoC から SiP、そしてチップレットに至るまで、電子統合では高効率、低い欠陥率、高い再利用性がますます重視されています。

立方ミリメートルあたりの機能を最大化するというインテルの追求は、単位体積あたりの機能の量を評価する、私の新しい本の中で機能密度の法則として説明されている概念と一致しています。この類似性は、関数密度の法則の正しさを裏付けています。

集積回路の製造とパッケージングのテストは、生産と設計の両方の側面を含めて徐々に統合されており、課題とコラボレーションの機会が増えています。

極端な異種統合は依然として高度なパッケージングの方向性と将来の傾向です。

最後に、私と読者を代表して、Intel と Academician Swan に感謝の意を表します。今後もコミュニケーションと学習の機会をさらに深めていきたいと考えています。