Fortsetzung von „Alles über Intels Advanced Packaging Technology (Teil I)“ 

Als Nächstes werde ich den Inhalt der Skalierbarkeitsachse (Z) teilen, die in Abbildung 1 durch die Z-Achse dargestellt wird. Die Co-EMIB-Technologie befindet sich in diesem Quadranten. Die Co-EMIB-Technologie kombiniert 2D- und 3D-Technologien mithilfe einer Kombination aus EMIB und Foveros, um Skalierbarkeit zu erreichen. Mit Co-EMIB können wir über 40 Chips in einem einzigen Gehäuse unterbringen.

Die Co-EMIB-Architektur basiert auf hochdichten Verbindungen zwischen Companion-Chips und gestapelten Chips und ermöglicht so eine größere Bandbreite an Interkonnektivität. Die Abbildung unten zeigt, dass HBM zusammen mit Foveros platziert werden kann oder es verschiedene Begleitchips geben kann.

Dies ist für uns sehr hilfreich, da dadurch die Anzahl der TSVs am unteren Chip reduziert werden kann, was uns die Möglichkeit gibt, den oberen Chip direkt mit Strom zu versorgen. Dies ist eine weitere Optimierung, die durch die Hinzufügung der ODI-Technologie eine umfassende Individualisierung für Kunden ermöglicht. Oben finden Sie den von Intel geteilten Forschungs- und Entwicklungsplan sowie die neuesten Forschungsergebnisse im Bereich Advanced Packaging.

Vielen Dank für den wunderbaren Beitrag von Akademikerin Johanna Swan. Ich persönlich fühle mich sehr wohl und glaube, dass die Leser eine ähnliche Erfahrung machen werden. Durch den Technologieaustausch von Intel habe ich ein tieferes Verständnis für Technologien wie EMIB, Foveros, Chiplet, Co-EMIB und ODI gewonnen und mehr über Hybrid-Bonding- und Selbstmontagetechnologien gelernt. Als nächstes möchte ich Akademiemitglied Swan zu einigen aktuellen Themen befragen.

Chiplets, die wir auch Tiles nennen, sind für die Verpackung von Interconnects wichtig, da sie es uns ermöglichen, kleine unabhängige IPs zu erhalten. Sobald wir unabhängige IPs haben, können wir sie mit sehr hoher Wiederverwendbarkeit in viele Produkte integrieren. Wir können in Verpackungen integrierte Produkte individuell an unsere Bedürfnisse anpassen. Ich glaube, dass die Anpassung der wahre Grund für das Erreichen der nächsten Stufe der heterogenen Integration ist. Daher kann der Bezug von IPs von verschiedenen Prozessknoten und deren heterogene Integration in verschiedene Prozesse oder Knoten eine tiefgreifende Anpassung für Kunden ermöglichen.

Derzeit wird die Bondmethode von Wafer zu Wafer (WoW) entwickelt. Wie positioniert sich Intel bei dieser Bonding-Methode?

Die Wafer-zu-Wafer (WoW)-Bonding-Technologie befindet sich tatsächlich in der Entwicklung. Bei der Betrachtung der Verbindung von Produkten gibt es derzeit zwei Methoden: Wafer-to-Wafer (WoW) und Chip-to-Wafer (CoW)-Bonding-Technologien. Ich glaube, dass sowohl Wafer-to-Wafer (WoW)- als auch Chip-to-Wafer (CoW)-Bondtechnologien wichtig sind, abhängig von Ihrem Produkt. Beim Speicherstapeln können wir beispielsweise sehen, dass Branchenakteure heute Wafer-zu-Wafer-Bonding nutzen. Die Branche arbeitet auch am Chip-zu-Wafer-Bonden, das einige einzigartige Herausforderungen mit sich bringt, die sich vom Wafer-zu-Wafer-Bonden unterscheiden, aber beide sind wichtig. Darüber hinaus kann die Hybrid-Bonding-Technologie sowohl auf Wafer-zu-Wafer- (WoW) als auch auf Chip-zu-Wafer- (CoW) Bondtechnologien angewendet werden.

Wo stehen die 2.5D- und 3D-Integrationstechnologien derzeit? Der Markt präsentiert derzeit eine Kombination aus 2.5D- und 3D-Verpackungen. Wie sieht Intel diesen Trend?

2.5D- und 3D-Integrationstechnologien entwickeln sich rasant, und ich glaube, dass dieser Trend anhalten wird. Darüber hinaus sind die Chancen und Differenzierungsvorteile, die dieser Trend den Produkten bietet, von entscheidender Bedeutung. Intels Co-EMIB ist eine Technologie ähnlich der Kombination von 2.5D und 3D, die Produkte wie Intels Ponte Vecchio ermöglicht. Letztendlich besteht unsere Chance darin, die meisten Einheiten pro Kubikmillimeter bereitzustellen und die größte Funktionalität pro Kubikmillimeter zu erreichen. Fortschrittliche Verpackungen werden immer weiter miniaturisiert und verkleinert, sodass wir die maximale Funktionalität pro Kubikmillimeter erreichen können.

Darüber hinaus gibt es in China viele Unternehmen für Halbleiterverpackungen und -tests, deren Marktanteil sukzessive wächst. Allerdings erreicht der technologische Fortschritt derzeit nicht das Niveau von Intel und Samsung. Was ist der Grund für Intels führende Position in der Verpackungs- und Testtechnologie? Wie kann Ihrer Meinung nach Chinas Forschung und Entwicklung im Bereich Verpackungs- und Prüftechnologie verbessert werden?

Generell liegt der Schlüssel zur Erkennung des Differenzierungsfaktors bei Verpackungen beim Kunden. Wir sind seit jeher bestrebt, unsere Kunden zu bedienen und ihnen einzigartige Lösungen anzubieten, was auch die Grundlage für die fortschrittlichen Verpackungstechnologien ist, auf die wir uns konzentrieren. Daher glaube ich, dass die Chance darin liegt, dass sich im Zuge der kontinuierlichen Betreuung unserer Kunden auch deren Produktanforderungen weiterentwickeln, was der eigentliche Grund für die Notwendigkeit einer Transformation bei der Verpackung ist. Ich glaube, die Antwort auf diese Frage ist, dass die Technologie kommen wird und diese technologischen Fortschritte mit der Weiterentwicklung der differenzierten Bedürfnisse unserer Kunden einhergehen werden. Daher wird die Nutzung dieser Chance für die Verbesserung der Forschung und Entwicklung im Bereich Verpackungs- und Prüftechnologie von Vorteil sein.

In der Vergangenheit waren Halbleiterhersteller und Halbleiterverpackungsunternehmen getrennt. Mittlerweile versuchen viele Chiphersteller, Halbleiterverpackungs- und Testtechnologien zu entwickeln. Daher würde ich gerne Ihre Prognosen für die zukünftigen Trends der Halbleiterfertigung und der Prüfung von Halbleiterverpackungen erfahren. Werden sie verschmelzen oder sich zu einem koexistierenden Modus entwickeln?

Das ist eine sehr gute Frage! Genau das macht fortschrittliche Verpackungen spannend. Denn wenn wir über 10-Mikron-Hybridbonden sprechen, sehen wir, dass diese beiden Welten verschmelzen. Ich habe begonnen, die Eigenschaften der von uns verwendeten Metallschichten zu untersuchen, die Strukturgrößen unter 10 Mikrometern, beispielsweise 4 Mikrometern, aufweisen. Nun sind die Strukturgrößen für On-Wafer-Metallverbindungen und die Strukturgrößen, die wir erstellen, wenn wir diese Chips als Teil der Verpackung zusammenfügen, ziemlich konsistent. Chipherstellung und Verpackungsprüfung verschmelzen also, da die Prozessgrößen ähnlich sind, was zu einem sehr wichtigen und interessanten Ort für Innovationen geworden ist. Herkömmliche Waferfabriken nutzen Verpackungs- und Testtechnologien und schaffen einen völlig neuen Bereich der fortschrittlichen Verpackung. Ich glaube, dass Halbleiterfertigung und Verpackungstests nach und nach zusammenkommen werden.

Welche Rolle spielen fortschrittliche Verpackungen in der IDM 2.0-Strategie? Werden Intels fortschrittliche Verpackungstechnologien künftigen Foundry-Unternehmen vollständig zugänglich gemacht? Welche Pläne hat Intel für Advanced Packaging nach IDM 2.0?

Ich glaube, der erste Teil der Frage bezüglich der Rolle von Advanced Packaging in IDM 2.0 ist, dass es eine sehr wichtige Rolle spielen wird, weil es ein entscheidender Differenzierungsfaktor ist. Wir werden viele Kunden mit unterschiedlichen Anforderungen haben, und fortschrittliche Verpackungen werden uns dabei helfen, diese Anforderungen entsprechend anzupassen, was einen sehr wichtigen Aspekt darstellt. Es kann sicher sein, dass Kunden der Intel-Foundries unsere Spitzentechnologien nutzen können. Wir werden fortschrittliche Verpackungstechnologien anbieten, die bereits entwickelt wurden, einschließlich 2D, 2.5D und 3D, und diese Technologien unseren Gießereikunden zur Verfügung stellen, um ihre individuellen Anforderungen zu erfüllen. Der Erwerb dieser Technologien ist für Kunden sehr wichtig, um ihre spezifischen Produktanforderungen zu erfüllen, und diese Technologien können auch erweitert werden, um höhere Anforderungen zu erfüllen.

Auf dem aktuellen Fan-Out-Verpackungsmarkt gibt es zwei technische Wege, nämlich FOWLP und FOPLP. Wir alle wissen, dass Samsung FOPLP entwickelt. Ich würde gerne wissen, ob Intel irgendwelche Pläne für die FOPLP-Route hat?

Ich möchte sagen, dass es daran liegt, dass die Menge die Nachfrage bestimmt. Ihre Frage ist, ob es Wafer-Level-Packaging und Panel-Level-Packaging gibt und ob Intel plant, auf Panel-Level-Packaging umzusteigen. Intel ist seit vielen Jahren aktiv am Fan-Out-Verpackungsplan beteiligt und wir werden weiterhin prüfen, ob die Nachfrage uns dazu veranlassen wird, FOPLP-Verpackungen in Betracht zu ziehen. Intel ist derzeit dazu in der Lage, und es hängt hauptsächlich davon ab, ob die Marktbedingungen einen Wechsel von Wafern zu Panels erfordern. Das ist eine Frage, die wir beantworten müssen, und ich glaube, dass solche Fragen weiterhin auftauchen werden. Wir werden in diesem Bereich weiterhin aktiv forschen und entwickeln, und es ist wichtig, auf Verbesserungen der Strukturgrößen in jeder Art von Verpackungstechnologie zu drängen, sei es auf Wafern oder Panels; Ich glaube, dass der Markt die Entscheidung für uns treffen wird.

Das Mooresche Gesetz verblasst allmählich und die SiP-Verpackungstechnologie wird als neuer Durchbruch in der Halbleiterverpackung vorgeschlagen. CPUs und FPGAs in Servern erfordern ebenfalls High-End-SiP. Wie steht Intel zur SiP-Packaging-Technologie? Wird sich Intel in diesem Bereich durchsetzen? Können darüber hinaus Intels EMIB-, CO-EMIB- und Foveros-Technologien als Verpackungstechnologien auf Systemebene betrachtet werden?

Ich glaube, dass die System-in-Package (SiP)-Integration auf jeden Fall weitergehen wird. Die SiP-Technologie umfasst die Architekturen 2D, 2.5D und 3D. Manchmal denken die Leute, dass die Paketierung auf Systemebene Teil der heterogenen 3D-Integration sei, aber in Wirklichkeit ist es nicht nur das. Die Verpackung auf Systemebene betont die Wirksamkeit des Systems. EMIB-, CO-EMIB- und Foveros-Technologien tragen alle dazu bei, Teil der Verpackung auf Systemebene zu sein. Beim Paketieren auf Systemebene steht die Implementierung des Systems innerhalb des Pakets im Vordergrund. Wenn wir Curie-Module erstellen, implementieren wir das System innerhalb des Pakets. Die System-in-Package-Integration kann viele verschiedene Dinge umfassen und die Funktionalität des Systems vervollständigen. Offensichtlich sind 2D, 2.5D und 3D potenzielle Implementierungsmethoden für die Paketierung auf Systemebene.

Wenn es um das Layout von Advanced Packaging geht, haben sich Wafer-Foundries, IDMs, Fabless-Unternehmen, EDA-Tool-Anbieter usw. alle angeschlossen. Wird es zwischen diesen verschiedenen Arten von Unternehmen erhebliche Unterschiede im Verständnis von „Advanced Packaging“ geben? Gibt es eine klare Grenze zwischen fortschrittlicher Verpackung und traditioneller Verpackung?

Handelt es sich von der traditionellen Verpackung bis zur fortschrittlichen Verpackung um ein Kontinuum oder gibt es eine klare Grenze? Ich glaube, der Begriff „Advanced Packaging“ bedeutet, dass es sich um ein Kontinuum des technologischen Fortschritts handelt. Ich bin mir nicht sicher, ob es eine klare Unterscheidung zwischen fortschrittlicher Verpackung und traditioneller Verpackung gibt. Der Grund für den Begriff „Advanced Packaging“ liegt darin, dass wir Chips stapeln und miteinander verbinden müssen, was eine neue Anforderung für EDA-Tools ist, anstatt Chips traditionell auf organischen Verpackungen zu platzieren, was herkömmliche EDA-Tools bewältigen müssen. Jetzt haben wir zusätzliche Ebenen, eine zusätzliche 3D-Dimension und müssen auf dieser Basis optimieren. Wir sind mit der Tatsache konfrontiert, dass unsere EDA-Tools mit der Weiterentwicklung der fortschrittlichen Verpackung immer komplexer werden und das gesamte Ökosystem erfordern, um alles zusammenzuführen und zu optimieren und uns eine bessere Leistung zu bringen.

In meinem neuen Buch „Microsystems based on SiP Technology“ schlage ich ein neues Konzept vor: das Function Density Law, das die Entwicklung elektronischer Systeme anhand der Anzahl funktionaler Einheiten (Function UNITs) pro Volumeneinheit bewertet. Es verlagert den Beurteilungsmaßstab vom Mooreschen Gesetz auf der Waferebene auf den Raum elektronischer Systeme und bewertet den Integrationsgrad elektronischer Systeme aus einer dreidimensionalen Perspektive. Wie sehen Sie das?

Wenn Sie nach dem Konzept der Messung des Integrationsgrads elektronischer Systeme aus einer 3D-Perspektive fragen, ist dies meiner Meinung nach eine sehr gute Möglichkeit, das von Ihnen bereitgestellte Konzept zu quantifizieren. Ich glaube, dass unsere Chance darin liegt, Ingenieuren und neuen Technologien mehr Funktionalität pro Kubikmillimeter zur Verfügung zu stellen. Daher gefällt mir Ihr vorgeschlagenes Konzept sehr gut. Wir wissen, dass es einen dreidimensionalen Raum gibt, und wir können damit beginnen, mehr im dreidimensionalen Raum zu erforschen. Ich denke, das ist eine Denkweise, und ich schätze diese Denkweise wirklich.

Die Hauptfunktionen herkömmlicher Verpackungen sind Chipschutz, Skalenausdehnung und elektrische Verbindung. Darüber hinaus fügt die erweiterte Verpackung einige Funktionen und Merkmale hinzu. Nach meinem Verständnis sind die Erhöhung der Funktionsdichte, die Verkürzung der Verbindungslänge und die Durchführung von Systemumstrukturierungen drei wichtige neue Merkmale von Advanced Packaging. Wie sehen Sie das?

Ich verstehe die Punkte, die Sie angesprochen haben, und was mich interessiert, ist, was der Begriff „Systemumbau“ bedeutet. In diesem Zeitalter der Heterogenität, in dem wir unterschiedliche Prozessabläufe übernehmen und Chips neu kombinieren, bezieht sich die Systemumstrukturierung darauf, wie Chips neu kombiniert werden können, um den Flächenaufwand und den Stromverbrauch zu minimieren und eine gute thermische Leistung zu erzielen. Daher verstehe ich, dass eine Systemumstrukturierung bedeutet, wie man Chips neu kombiniert und optimale Leistung, minimalen Flächenaufwand und geringen Stromverbrauch erzielt. Durch die Umstrukturierung des Systems können wir Chips aus verschiedenen Prozessknoten besser neu kombinieren, wodurch der erforderliche Overhead minimiert und mehr Funktionalität pro Kubikmillimeter erreicht wird.

Wenn wir über heterogenes Computing sprechen, beziehen wir uns dann auf die Differenzierung von CPU, GPU, FPGA und anderen Architekturen oder beziehen wir uns auf die Verwendung heterogener Integration zur Bildung fortschrittlicher Verpackungen?

Ich bin mir nicht sicher, ob ich eine klare Unterscheidung treffen kann. Gerade weil wir diese verschiedenen Prozessknoten kombinieren, um diese kontinuierliche Einheit voranzutreiben, nennen wir es Verpackung. Daher sind sie zusammen und wir haben sie nicht wirklich entkoppelt. Um dies zu erreichen, treiben all diese verschiedenen Prozessoptimierungen und Kooperationen unsere fortschrittliche Verpackung voran und schaffen diese heterogene Integration.

Gibt es derzeit Einschränkungen für die Hybrid-Bonding-Technologie von Intel und andere fortschrittliche integrierte Verpackungstechnologien? Wie werden diese in Zukunft angegangen?

Es gibt verschiedene Möglichkeiten, Hybrid-Bonding durchzuführen, einschließlich Wafer-zu-Wafer-WoW und Chip-zu-Wafer-CoW. Insgesamt arbeitet die Branche weiterhin daran, die Technologie für die Massenproduktion ausgereifter zu machen. Es sind Anstrengungen der Industrie erforderlich, um die Chip-zu-Wafer-Hybridverbindung zur Massenproduktion voranzutreiben. Dies ist die Phase, in der sich unsere Branche befindet. Ein weiterer wichtiger Aspekt ist die Sauberkeit. Zweifellos handelt es sich beim Hybrid-Bonding um eine physikalische Technologie, und während des Bonding-Prozesses muss eine hohe Sauberkeit eingehalten werden. Wir machen das bei Raumtemperatur, was ein Vorteil des Hybrid Bonding ist. Allerdings muss es sehr, sehr sauber gehalten werden, was sich von der Sauberkeit unterscheidet, die bei herkömmlichen Verpackungen erforderlich ist. Bei der Einführung dieser fortschrittlichen Verpackungstechnologien muss auf Sauberkeitsaspekte geachtet werden.

Glauben Sie, dass es in Zukunft neue Verpackungssituationen geben wird?

Ich denke, es wird eine extreme heterogene Integration sein. Ich glaube, dass fortschrittliche Verpackungstechnologien die Funktionsgrößen weiterhin minimieren werden. Wie ich zuvor beschrieben habe, ist die Zusammenführung kleiner unabhängiger IPs in Form von Chiplets die Richtung der fortschrittlichen Verpackungsentwicklung. Extreme heterogene Integration ist der zukünftige Trend fortschrittlicher Verpackungstechnologien.

Abschließend

Durch die intensive Kommunikation und den Austausch mit Intel Academician Johanna Swan können wir folgende Schlussfolgerungen ziehen:

In der Zukunft der fortschrittlichen Verpackung wird die Dichte der Verbindungen zunehmen, der Abstand zwischen Vorsprüngen für Verbindungsschnittstellen wird auf unter 10 µm schrumpfen und die Anzahl der Vorsprünge pro Quadratmillimeter wird 10,000 überschreiten.

Die Hybrid-Bonding-Technologie wird häufig in hochdichten, fortschrittlichen Verpackungen eingesetzt. Beim Hybrid Bonding gibt es keine Vorsprünge und neben der Metallbindung verbinden sich auch Siliziumkörper miteinander. Es gibt keine Lücken zwischen den Siliziumchips und es ist kein Füllkleber erforderlich. Außerdem verfügt es über eine bessere Wärmeableitungsleistung, da Silizium selbst ein guter Wärmeleiter ist. Darüber hinaus weisen die Hybrid-Bonding-Technologie von Intel und die TSMC-SoIC-Technologie bemerkenswerte Ähnlichkeiten auf.

Anhand der Technologie-Roadmap von Intel können wir erkennen, dass sich Advanced Packaging nicht nur in Richtung einer höheren Dichte bewegen wird, sondern sich auch auf die Flexibilität der Integration konzentrieren wird. Co-EMIB und ODI verkörpern diese Eigenschaft.

Von SoC über SiP bis hin zu Chiplets: Die elektronische Integration konzentriert sich zunehmend auf hohe Effizienz, niedrige Fehlerraten und hohe Wiederverwendbarkeit.

Intels Streben nach Maximierung der Funktionalität pro Kubikmillimeter steht im Einklang mit dem in meinem neuen Buch als Funktionsdichtegesetz beschriebenen Konzept, das die Menge an Funktionalität pro Volumeneinheit bewertet. Diese Ähnlichkeit bestätigt die Richtigkeit des Funktionsdichtegesetzes.

Die Herstellung integrierter Schaltkreise und das Testen von Verpackungen verschmelzen nach und nach, was sowohl Produktions- als auch Designaspekte umfasst, was Herausforderungen und mehr Möglichkeiten für die Zusammenarbeit mit sich bringt.

Extreme heterogene Integration bleibt die Richtung und der zukünftige Trend der fortschrittlichen Verpackung.

Abschließend möchte ich in meinem eigenen Namen und im Namen der Leser Intel und Akademiker Swan meinen Dank aussprechen! Ich hoffe, dass ich in Zukunft Gelegenheit zur weiteren Kommunikation und zum Lernen haben werde.