آج کی دنیا میں، ڈیٹا ٹرانسمیشن کی مانگ دن بہ دن بڑھ رہی ہے۔ لوگ روزانہ ویڈیوز دیکھنے کے لیے جو ڈیٹا استعمال کرتے ہیں اس کی مقدار میں مسلسل اضافہ ہوتا جا رہا ہے۔ سمارٹ فونز، کمپیوٹر ایپلی کیشنز، ڈیٹا سینٹرز اور لمبی دوری کی معلومات کے تبادلے کے مقبول ہونے کے ساتھ، مختلف بینڈوتھ کی مانگ میں مسلسل اضافہ ہوتا جا رہا ہے۔ بدلے میں اس مطالبے نے سیمی کنڈکٹر انڈسٹری کو وائرلیس، وائرڈ اور آپٹیکل انٹرفیس کی تیزی سے ترقی اور تلاش جاری رکھنے پر مجبور کیا ہے۔ کچھ سال پہلے، رفتار کی حد تقریباً 10 جی بی پی ایس تھی۔ حال ہی میں، سرکٹس 56Gbps یا 112Gbps پر چل رہے ہیں۔

اس طرح کے تیز رفتار کمیونیکیشن انٹرفیس کے لیے، چپ ڈیزائنرز کو انٹرفیس سے منسلک آن چپ ESD پروٹیکشن کلیمپس کی طفیلی صلاحیت کو محدود کرنے کی ضرورت ہے۔ چونکہ روایتی ESD طریقوں میں خامیاں ہیں، اس لیے خصوصی اینالاگ I/O سرکٹس کی ضرورت ہے۔ یہ مضمون CMOS پروسیسز میں TSMC 28nm اور FinFET پروسیسز میں TSMC 16nm، 12nm اور 7nm کے لیے سلکان سے ثابت شدہ ESD سلوشنز کو ظاہر کرتا ہے۔ ESD سلوشنز کی پرجیوی گنجائش 100fF سے کم ہو جاتی ہے، اور کچھ سلیکون فوٹوونکس ایپلی کیشنز کے لیے، اسے 20fF سے بھی کم کر دیا جاتا ہے۔

شکل 1 I/O PAD ماڈیول کی نقل کرنے کا روایتی ESD طریقہ دکھاتا ہے۔ اس میں Vss کو I/O PAD سے جوڑنے والا ڈایڈڈ اور I/O PAD ماڈیول کو Vdd سے جوڑنے والا ڈایڈڈ اور Vdd اور Vss [1-5] کے درمیان پاور/ریل کلیمپ پر مشتمل ہے۔

IC ڈیزائنرز اسے پسند کرتے ہیں کیونکہ یہ دو ڈائیوڈ ڈیزائن لاگو کرنے میں آسان ہیں اور ان میں ایک چھوٹا سا سلیکان فوٹ پرنٹ اور کافی کم پرجیوی گنجائش ہے۔

شکل 1: روایتی ESD طریقے بہت سے I/O PAD ماڈیولز پر لاگو ہوتے ہیں: ایک ڈائیوڈ Vss سے I/O تک اور دوسرا ڈایڈڈ I/O سے Vdd تک۔ 1/2 تناؤ کے امتزاج کے لیے ایک پاور کلیمپ استعمال کیا جاتا ہے۔

حساس نوڈس کے لیے، IC ڈیزائنرز ESD ڈیزائن ونڈو کو بڑھانے کے لیے I/O اور سرکٹ کے درمیان ایک الگ تھلگ ریزسٹر شامل کریں گے۔ اگر فنکشنل سرکٹ الیکٹرو اسٹاٹک ڈسچارج (ESD) کرنٹ کو نہیں سنبھال سکتا ہے تو آئسولیشن ریزسٹر کے بعد ایک سیکنڈری کلیمپ شامل کریں (شکل 2)۔

شکل 2: بعض اوقات، IC ڈیزائنرز I/O PAD ماڈیول اور سرکٹ کے درمیان ایک ریزسٹر شامل کرتے ہیں اور حساس سرکٹ کے سامنے ایک چھوٹا سا ثانوی کلیمپ لگاتے ہیں۔ یہ ESD ڈیزائن ونڈو کو بڑھاتا ہے۔

اس سادہ نقطہ نظر کے ساتھ کئی مسائل ہیں، خاص طور پر تیز رفتار انٹرفیس کے ساتھ:

(1) تنہائی کی مزاحمت تیز رفتار آپریشن کو سنجیدگی سے متاثر کرتی ہے اور شور کو بڑھاتی ہے۔

(2) ESD ڈایڈس سگنل پیڈ اور پاور لائن کے درمیان ضرورت سے زیادہ پرجیوی کیپیسیٹینس متعارف کروا سکتے ہیں۔

(3) PAD اور Vdd کے درمیان شور کے جوڑے کی وجہ سے یا سگنل وولٹیج حوالہ Vdd وولٹیج سے زیادہ ہو سکتا ہے، یا مماثلت کے مسائل کی وجہ سے، کچھ انٹرفیس I/O PAD ماڈیول سے Vdd تک ڈائیوڈ کی وجہ سے وولٹیج کے محرک کو برداشت نہیں کر سکتے۔

(4) حساس نوڈس کے لیے، متوقع ESD کرنٹ پاتھ پر کل وولٹیج ڈراپ فنکشنل سرکٹ کے فالٹ وولٹیج سے زیادہ ہو سکتا ہے [5]۔

گنجائش (سوال 2) کو کم کرنے اور وولٹیج رواداری (سوال 3) کو بڑھانے کا ایک آسان طریقہ سیریز میں 2 یا اس سے زیادہ ڈائیوڈ استعمال کرنا ہے۔ تاہم، یہ ESD کے دباؤ کے تحت زیادہ وولٹیج کی کمی کا باعث بنتا ہے، اس طرح مسئلہ 4 بگڑتا ہے۔ 2017 میں، ایک نئے بائی پولر تصور کے ساتھ ایک متبادل تجویز کیا گیا تھا [6-7]۔

یہ مضمون ایک پروجیکٹ پر بحث کرتا ہے جس میں IC ڈیزائنر نے روایتی ڈوئل ڈائیوڈ ESD اپروچ کو مقامی تحفظ کلیمپنگ کے تصور سے بدل دیا، جیسا کہ شکل 3 میں دکھایا گیا ہے۔ اگر فنکشنل آپریشن "IN" سے Vdd کی طرف جانے والے ڈایڈڈ کو برداشت نہیں کر سکتا، تو اسے ہٹایا جا سکتا ہے۔ یہ فیل سیف، ہاٹ پلگ، اوپن ڈرین آؤٹ پٹ، کولڈ اسٹینڈ بائی ان پٹس، یا اوور وولٹیج مزاحم انٹرفیس کے لیے عام ہے [8]۔

شکل 3: مقامی کلیمپ ESD تحفظ کا استعمال کرتے ہوئے سادہ سرکٹ اسکیمیٹک۔ اگر فنکشنل آپریشن کی ضرورت ہو تو، IN اور Vdd کے درمیان ڈایڈڈ کو ہٹایا جا سکتا ہے۔ کچھ معاملات میں، Vdd اور "IN" کے درمیان ایک اور کلیمپ شامل کیا جاتا ہے۔

مقامی کلیمپنگ طریقہ کے بہت سے فوائد ہیں:

(1) بس مزاحمت پر انحصار کو کم کریں۔

(2) ESD کے حالات میں وولٹیج ڈراپ آئسولیشن ریزسٹرس کی ضرورت کے بغیر بہت کم ہو جاتا ہے، جو اسے حساس نوڈس کے لیے بہت موزوں بنا دیتا ہے۔

(3) طفیلی صلاحیت کو کم کرنے کے لیے مختلف اختیارات فراہم کرتا ہے (ذیل میں کیس اسٹڈی دیکھیں)

(4) ہر I/O PAD کو الگ سے بہتر بنایا جا سکتا ہے۔ مثال کے طور پر: کچھ PADs کو زیادہ ESD رواداری کی ضرورت ہو سکتی ہے، بصورت دیگر وہ I/O اور Vdd کے درمیان ڈایڈڈ کے اخراج کو برداشت نہیں کر سکتے۔

مندرجہ ذیل کیس اسٹڈی میں 28nm CMOS سے 7nm FinFET تک تیز رفتار SerDes انٹرفیس کی حفاظت کے لیے (الٹرا) کم طفیلی صلاحیت کے ساتھ کئی مقامی کلیمپنگ طریقوں کا خلاصہ کیا گیا ہے۔ کیس اسٹڈی (تصویر 4) میں مختلف قسم کے ایس سی آر پر مبنی مقامی کلیمپنگ کا استعمال کیا گیا۔ ڈائوڈ ٹرگرڈ SCR اور ESD-on-SCR پہلے وائرلیس LNA انٹرفیس کی حفاظت کے لیے استعمال کیا جاتا تھا [9]۔

شکل 4: کیس اسٹڈی میں استعمال ہونے والے ESD پروٹیکشن کلپس۔ ایک بار جب IO لیول ڈایڈڈ ڈراپ (Anode-G2) کو Vdd وولٹیج سے اوپر کر دیتا ہے، Sofics ESD-on-SCR متحرک ہو جاتا ہے۔ ایک بار جب AnodeG2 اور ٹرگر ڈایڈڈ آگے بڑھے تو، Sofics DTSCR آن ہو جاتا ہے۔

1.FPGA 28nm، 28Gbps SerDes

TSMC کے 28nm عمل میں جدید FPGA مصنوعات کی ایک سیریز کے لیے، صارفین کو حسب ضرورت ESD تحفظ یونٹس کی ضرورت ہوتی ہے۔ 28Gbps SerDes انٹرفیس کو درج ذیل وضاحتیں درکار ہیں:

- طفیلی گنجائش 100fF سے کم ہے۔

-ESD سطح: > 1kV HBM؛ > 250V سی ڈی ایم

Tx اور Rx انٹرفیس کے مقامی تحفظ کے لیے Sofics DTSCR کلیمپ کا ایک چھوٹا ورژن منتخب کیا گیا تھا۔ Rx کیس (شکل 5) میں پتلی گیٹ آکسائیڈ کی حفاظت کے لیے آئسولیشن ریزسٹر کے پیچھے ایک ثانوی مقامی CDM کلیمپ شامل کیا جاتا ہے۔ DTSCR، ریورس ڈایڈڈ اور دھاتی کنکشن کی پرجیوی گنجائش 80fF سے نیچے رکھی گئی ہے۔

شکل 5: 28Gbps SerDes Rx (ان پٹ) مرحلے کا اسکیمیٹک DTSCR مقامی کلیمپنگ اور CDM تحفظ کے لیے ثانوی تحفظ کے مراحل دکھا رہا ہے۔

S11 – واپسی کے نقصان کی تفصیلات کو پورا کرنے کے لیے، ایک انڈکٹر کو DTSCR کے ساتھ سیریز میں رکھا گیا ہے (شکل 6)۔ سی ڈی ایم سمیت تمام وضاحتیں کی تعمیل کریں۔ FPGA ڈیوائس 4.5A کی چوٹی کرنٹ کے ساتھ 300V سے زیادہ تک پہنچ جاتی ہے۔ تمام تجزیہ کے نتائج IEW 2011 ایونٹ میں پیش کیے گئے ہیں [10]۔

شکل 6: S11 تفصیلات کو پورا کرنے کے لیے، ایک انڈکٹر کو DTSCR کے ساتھ سیریز میں رکھا گیا ہے۔ کوائل S11 کی چوٹی کو 10 GHz اور 20 GHz پر کم کرتی ہے۔

2. یونیورسل SerDes 16nm، 28Gbps

16nm عمل میں 28 Gbps SerDes کے ساتھ تیز رفتار (ڈیٹا سینٹر) کمیونیکیشن چپس کو حسب ضرورت ESD تحفظ کے حل کی ضرورت ہوتی ہے۔

مقامی ESD کلیمپ کو ان ضروریات کو پورا کرنا چاہیے:

- حساس پتلی آکسائیڈ 0.8V کور ٹرانجسٹروں کا تحفظ فالٹ وولٹیج کے ساتھ 3.3V سے نیچے ESD دباؤ کے تحت

-کم رساو ESD کلیمپ، اعلی درجہ حرارت پر 10nA سے کم (125°C)

-چھوٹا سیلیکون فوٹ پرنٹ ایک ہی کمیونیکیشن چپ پر متعدد چینلز کو قابل بناتا ہے۔

- کوئی ریزسٹر نہیں۔

-> 2kV HBM

-زیادہ سے زیادہ ESD جنکشن کیپیسیٹینس 100fF ہے۔

شکل 7: Tx انٹرفیس کے فرق کے جوڑوں کے تحفظ کے تصور کا اسکیمیٹک خاکہ۔ ایک مقامی کلیمپ اور متوازی ریورس ڈایڈڈ تفریق جوڑے کے دونوں راستوں میں شامل کیے جاتے ہیں۔

TSMC کی 16nm FinFET ٹیکنالوجی پر مبنی چپس کے وسیع تجزیے کی بنیاد پر، ESD-on-SCR تصور کو مقامی کلیمپنگ ڈیوائس کے طور پر منتخب کیا گیا تھا۔ TLP ڈیٹا کو شکل 8 میں دکھایا گیا ہے۔

1.000um2 سے کم علاقے میں 2 amps سے اوپر کے پتلے آکسائیڈ آلات کی حفاظت کریں۔ زیادہ درجہ حرارت پر رساو تقریباً 1nA ہے۔

شکل 8: مقامی کلیمپنگ ڈیوائس کے طور پر استعمال ہونے والے SCR پر ESD ڈیوائس کی TLP پیمائش۔ پتلی آکسائیڈ ٹرانجسٹرز کے فالٹ وولٹیج تک پہنچنے سے پہلے ڈیوائس 2A سے زیادہ تک پہنچ جاتی ہے۔

شکل 9: SCR (اسپائس) پر ESD کا Capacitive simulation. پی اے ڈی کی وولٹیج کی حد سے زیادہ گنجائش 100fF کے ہدف کی سطح سے نیچے رہتی ہے۔

اس بات کو یقینی بنانے کے لیے کہ ESD پروٹیکشن کلیمپ تیز رفتار SerDes کے آپریشن کو متاثر نہیں کرتا ہے، PAD وولٹیج پر طفیلی جنکشن کیپیسیٹینس کی نقل کی جاتی ہے، جیسا کہ شکل 9 میں دکھایا گیا ہے۔ الیکٹرو سٹیٹک پروٹیکشن یونٹ کے capacitive بوجھ کی نقل کرنے کے لیے ایک ڈائیوڈ جنکشن پر مبنی ایک مساوی ماڈل استعمال کیا جاتا ہے۔

3. Silicon Photonics 28nm، 28Gbps

نئے آپٹیکل ٹرانسیور پر کام کرنے والی کئی کمپنیوں نے مدد کے لیے ہم سے رابطہ کیا۔ کم رفتار I/O (1.8V) کے لیے فاؤنڈری فراہم کردہ اینالاگ/ڈیجیٹل I/O لائبریری کافی ہے۔ ان PADs کے لیے ESD کی ضرورت 2kV HBM ہے۔

دوسری طرف، فاؤنڈری لائبریریوں میں اینالاگ I/O تیز رفتار انٹرفیس کے لیے ضرورت سے زیادہ پرجیوی گنجائش کا تعارف کراتی ہے۔ ڈیزائنرز کا تقاضہ ہے کہ کل ESD اہلیت کو 15fF سے کم کر دیا جائے۔

28nm CMOS SoC مشترکہ/ہائبرڈ انٹیگریٹڈ پیکیج (شکل 10) میں سلیکون فوٹوونکس کے ساتھ مل کر پیک کیا گیا ہے۔ چونکہ یہ فلپ چپ اسمبلی ESD کے زیر کنٹرول ماحول میں انجام پاتی ہے، ESD تحفظ کی سطح کو پیداوار پر اثر انداز ہوئے بغیر 200V HBM تک کم کیا جا سکتا ہے۔

شکل 10: (مثال) فلپ چپ بانڈنگ کے عمل کا استعمال کرتے ہوئے سلیکون فوٹوونکس ڈیوائسز پر الیکٹرانک آئی سی (ڈرائیور) کی پیکیجنگ (؟ IOP 2016 [11])۔

شکل 11: سلکان فوٹوونکس SerDes انٹرفیس میں استعمال ہونے والا آسان Tx/آؤٹ پٹ سرکٹ۔

28Gbps انٹرفیس تفریق جوڑے کا تصور استعمال کرتا ہے، جیسا کہ شکل 11 میں دکھایا گیا ہے۔ 0.9V کور ٹرانجسٹرز کا استعمال کرتے ہوئے ایک 1V فنکشنل سرکٹ بنائیں تاکہ سوئچنگ کی رفتار حاصل کی جا سکے۔ تاہم، یہ ٹرانزسٹرز Rx، Tx سگنلز کے لیے دستیاب ESD ڈیزائن ونڈو کو 4V تک کم کر دیتے ہیں۔

ESD تحفظ کے لیے دیگر ضروریات میں کم رساو آپریشن اور چھوٹے سلیکون ایریا شامل ہیں۔

ESD پروٹیکشن ڈیزائن میں ایک مکمل لوکل پروٹیکشن کلیمپنگ کا تصور شامل ہے جیسا کہ شکل 12 میں دکھایا گیا ہے۔ ایک 1V سپلائی کلیمپ اس بات کو یقینی بنانے کے لیے مربوط کیا گیا ہے کہ انٹرفیس پر تمام تناؤ کے حالات مقامی طور پر ہینڈل کیے جائیں اور بس مزاحمت کے اثرات کو ختم کیا جائے۔ کلیمپنگ کا پورا ڈھانچہ سبسٹریٹ سے الگ کیا جاتا ہے تاکہ سبسٹریٹ سے شور کم کیا جا سکے جو چپ پر مزید دور واقع ڈیجیٹل سرکٹری سے نکل سکتا ہے۔

شکل 12: SerDes سرکٹ (بائیں) کے Rx اور Tx نوڈس کے لیے ایک مکمل مقامی تحفظ کے طریقہ کار کا منصوبہ۔ SCR پر مبنی ESD آلات۔ ایک SCR پر مبنی 1V پاور کلیمپ اسی ترتیب (دائیں) میں مربوط ہے۔ ESD کا کل رقبہ 683.75um2 ہے۔

I/O PAD ماڈیول پر کل پرجیوی گنجائش مختلف پہلوؤں پر مشتمل ہے۔ جنکشن کیپیسیٹینس آسانی سے ڈائیوڈ کے فاؤنڈری سے سپلائی کردہ اسپائس ماڈل سے حاصل کیا جا سکتا ہے۔ مقامی ESD کلیمپ کے دھاتی کنکشن اہم اہلیت کا اضافہ کرتے ہیں۔ پرجیوی دھات کی گنجائش PEX نکالنے سے حاصل کی جاسکتی ہے۔ دھاتی کنکشن کی چوڑائی کو کم کرنے سے اہلیت کم ہو جاتی ہے، بلکہ لائن کی استحکام بھی کم ہو جاتی ہے۔ دھات کی کم از کم چوڑائی مختلف دھاتوں پر ESD تناؤ کا استعمال کرکے حاصل کی جاتی ہے۔

جب صارفین کو انتہائی کم گنجائش (100fF سے نیچے) کا استعمال کرتے ہوئے ESD تحفظ کی ضرورت ہوتی ہے، تو میٹل ڈمی سیکشن PEX نکالنے میں شامل کیا جائے گا۔

ایک تکراری عمل (لے آؤٹ، PEX نکالنے) کے ذریعے، ESD کلیمپ سرکٹ کی کل پرجیوی گنجائش کو 15fF سے کم کر دیا گیا۔ نیچے دیا گیا خاکہ اس عمل کے مختلف مراحل کو دکھائے گا۔ نیچے کا گراف (شکل 13) پی اے ڈی پر کیپسیٹر ویلیو بمقابلہ تعصب وولٹیج دکھاتا ہے۔

اعلی تعدد سگنلز کو زمین کی طرف جانے سے روکنے کے لیے زمین پر پرجیوی کی گنجائش کو کم کرنا ضروری ہے۔

مساوات 1: Capacitive reactance Xc (ohms میں) سگنل فریکوئنسی (f) اور capacitance (C) کے الٹا متناسب ہے۔

اعلی تعدد (>50 گیگا ہرٹز) کے لیے، پرجیوی گنجائش زمین کی مزاحمت کے طور پر ظاہر ہوتی ہے۔ یہ رکاوٹ کافی زیادہ ہونی چاہیے۔ ایک 15 ایف ایف کیپسیٹر کی 50 گیگا ہرٹز پر تقریباً 200 اوہم کی مزاحمت ہوتی ہے۔

تکرار کے عمل کے دوران، پرجیوی اہلیت پر دھاتی رابطوں کے اثرات کو کم کرنے کے لیے، کچھ اصول استعمال کیے گئے تھے۔

- کنکشن کے ذریعے غیر ضروری کو ہٹا دیں۔

- دھات 1 کو جتنا ممکن ہو کم کریں اور اسے صرف جوڑنے والے پھیلاؤ والے حصے کے اوپر رکھیں۔ 

- دھاتی تہہ 1 کو جنکشن ایریا سے گزرنے سے روکیں۔

عمودی (اوپر کی طرف) کنکشن

یہاں تک کہ اگر مندرجہ بالا طریقوں کے ذریعے طفیلی کیپیسیٹینس کو کم کیا جاتا ہے، تو بھی جدید نوڈس پر طفیلی صلاحیت کا 42% دھاتی کنکشن سے متعلق ہے۔

شکل 13: I/O وولٹیج پر پرجیوی کیپیسیٹینس (صرف کل اور جنکشن کیپیسیٹینس)۔

شکل 12 کے مقامی کلیمپنگ طریقہ کا موازنہ 2 دیگر تصورات کے ساتھ کیا گیا جس کا استعمال کرتے ہوئے HBM ESD دباؤ کے عارضی اسپائس سمولیشن

- تصور 1: مجوزہ مقامی کلیمپنگ

- تصور 2: فاؤنڈری کی طرف سے فراہم کردہ I/O PAD ماڈیول (فاؤنڈری کی طرف سے تجویز کردہ ڈوئل ڈائیوڈ اور کور پاور کلیمپ)

- تصور 3: ڈوئل ڈائیوڈ اور سوفکس 1V کور پروٹیکشن کلیمپ کا مجموعہ

شکل 14 سے یہ واضح ہے کہ تصورات 2 اور 3 حساس سرکٹس کے فالٹ وولٹیج (4V) [12] کے مقابلے میں بہت زیادہ وولٹیج ڈراپ پیدا کرتے ہیں جو پتلی آکسائیڈ ٹرانجسٹروں پر مبنی ہیں [12]۔

شکل 14: HBM تناؤ کے تحت عارضی اسپائس تخروپن۔ 3 تصورات کا موازنہ اس بات کی تصدیق کے لیے کیا گیا کہ حساس نوڈس پر وولٹیج ڈراپ ESD تناؤ کے دوران زیادہ سے زیادہ 4V سے نیچے رہتا ہے۔ صرف تجویز کردہ مقامی کلیمپنگ ESD تناؤ کو 4V سے نیچے رکھ سکتی ہے۔ موازنہ 1kV HBM اسٹریس اور ESD ڈیوائس اسکیلنگ کا استعمال کرتے ہوئے 1kV مضبوطی سے کیا گیا۔ مشترکہ NPN/PNP ماڈل کا استعمال کرتے ہوئے SCR لوکل کلیمپنگ کے اسنیپ بیک کی نقل بنائیں۔

4. سلکان فوٹوونکس 7nm FinFET

آپٹیکل انٹر کنیکٹس کی بینڈوڈتھ کو مزید بڑھانے کے لیے (56 Gbps سے زیادہ)، ہمارے صارفین نے TSMC 7nm FinFET ٹیکنالوجی کو اپنایا ہے۔

مجوزہ حل شکل 12 سے ملتا جلتا ہے۔ ESD تحفظ کے دو ورژن بنائے گئے، ایک 50fF کی پرجیوی گنجائش کے ساتھ اور دوسرا 15fF سے کم گنجائش کے ساتھ۔ مقالے میں، ان کیس اسٹڈیز کو شامل کیا جائے گا۔

TSMC کے 7nm FinFET عمل کی ابتدائی جانچ سے پتہ چلتا ہے کہ SCR پر ESD لوکل کلیمپنگ سرکٹ کا مطلوبہ اثر ہوتا ہے (شکل 15)۔

7nm ٹیکنالوجی میں، کور ٹرانجسٹرز کی ناکامی وولٹیج (گیٹ ٹو سورس اور ڈرین ٹو سورس) تقریباً 3V ہے۔ خوش قسمتی سے، بہت سی SerDes ایپلی کیشنز میں دوسرے ٹرانجسٹرز سیریز میں منسلک ہونے کی وجہ سے زیادہ ہیڈ روم ہوتا ہے (شکل 11)۔ سرکٹ کے اصول کے مطابق، ان سرکٹس کا فالٹ وولٹیج تقریباً 4-5V ہے۔

7nm ESD clamps کو تیز رفتار انٹرفیس کے لیے 2 ڈیزائنوں میں ضم کر دیا گیا ہے۔ لکھنے کے وقت، ان مصنوعات کے نمونے ابھی تک موجود نہیں ہیں، اس لیے CDM ڈیٹا ابھی دستیاب نہیں ہے۔

شکل 15: TSMC 7nm ٹیکنالوجی پر مبنی ESD-on-SCR تصور کا TLP تجزیہ۔ حساس کور ٹرانجسٹروں کی حفاظت کریں۔ 2kV HBM کارکردگی کے لیے اس ریفرنس ڈیوائس کو تیز رفتار SerDes کی حفاظت کے لیے 15fF اور 50fF ورژنز تک چھوٹا کر دیا گیا ہے۔

مختصر

اینالاگ I/O PAD ماڈیولز کے لیے روایتی "ڈول ڈائیوڈ" ESD تحفظ کے تصورات کو ایڈوانسڈ CMOS اور FinFET نوڈس میں تیز رفتار SerDes انٹرفیس کی حفاظت میں مسائل کا سامنا کرنا پڑا ہے۔ ڈائیوڈس، بس ریزسٹرس اور پاور کلیمپس میں کل وولٹیج ڈراپ کور ٹرانجسٹر کے فالٹ وولٹیج سے آسانی سے تجاوز کر سکتا ہے۔ مزید برآں، "ڈائیڈ اپ" ایک محدود عنصر کا اضافہ کرتا ہے۔

یہ کام کئی کیس اسٹڈیز دکھاتا ہے جہاں ڈوئل ڈائیوڈ تصور کو مقامی ESD پروٹیکشن کلیمپ سے تبدیل کیا جاتا ہے۔

I/O PAD ماڈیول ملکیتی ڈائیوڈ ٹرگرنگ اور ESD-on-SCR آلات پر مبنی ہے۔ مقامی کلیمپنگ بس مزاحمت پر انحصار کو کم کرتی ہے، کلیمپنگ وولٹیج کو کم کرتی ہے، اور ہر اینالاگ I/O کو انفرادی طور پر بہتر بنانے کی اجازت دیتی ہے۔ مزید برآں، ان صورتوں سے پتہ چلتا ہے کہ بہت کم پرجیوی گنجائش اور چھوٹے سلیکون ایریا کے ساتھ ESD تحفظ پیدا کرنا ممکن ہے۔

اعلی درجے کی CMOS اور FinFET نوڈس پر وقف ESD ٹیسٹ چپس پر مبنی ڈیٹا۔ اس کام میں اینالاگ I/O کو 20 سے زیادہ کمپنیاں 28nm CMOS، 16n/12nm اور 7nm FinFET ٹیکنالوجیز میں تیز رفتار SerDes انٹرفیس کی حفاظت کے لیے استعمال کرتی ہیں۔

اعلان دستبرداری: یہ مضمون "IP اور SOC ڈیزائن" سے دوبارہ تیار کیا گیا ہے، جو املاک دانش کے تحفظ کی حمایت کرتا ہے۔ براہ کرم دوبارہ پرنٹ کے اصل ماخذ اور مصنف کی نشاندہی کریں۔ اگر کوئی خلاف ورزی ہوتی ہے تو اسے حذف کرنے کے لیے ہم سے رابطہ کریں۔