En el mundo actual, la demanda de transmisión de datos aumenta día a día. La cantidad de datos que se consumen diariamente al ver videos sigue creciendo. Con la popularización de los teléfonos inteligentes, las aplicaciones informáticas, los centros de datos y el intercambio de información a larga distancia, la demanda de diferentes anchos de banda continúa aumentando. Esta demanda, a su vez, ha impulsado a la industria de semiconductores a seguir desarrollando y buscando un desarrollo más rápido de las interfaces inalámbricas, cableadas y ópticas. Hace unos años, el límite de velocidad era de alrededor de 10 Gbps. Recientemente, los circuitos funcionan a 56 Gbps o incluso 112 Gbps.

Para interfaces de comunicación de alta velocidad, los diseñadores de chips deben limitar la capacitancia parásita de las pinzas de protección ESD integradas en el chip y conectadas a la interfaz. Dado que los métodos ESD tradicionales presentan limitaciones, se requieren circuitos de E/S analógicas especiales. Este artículo presenta soluciones ESD probadas en silicio para procesos CMOS de 28 nm de TSMC y procesos FinFET de 16 nm, 12 nm y 7 nm de TSMC. La capacitancia parásita de las soluciones ESD se reduce a menos de 100 fF, e incluso a menos de 20 fF para algunas aplicaciones de fotónica de silicio.

La Figura 1 muestra el método ESD tradicional para simular un módulo I/O PAD. Consiste en un diodo que conecta Vss al I/O PAD y un diodo que conecta el módulo I/O PAD a Vdd y una abrazadera de alimentación/riel entre Vdd y Vss [1-5].

A los diseñadores de circuitos integrados les gusta porque estos dos diseños de diodos son fáciles de implementar, ocupan poco espacio en el silicio y tienen una capacitancia parásita bastante baja.

Figura 1: Métodos ESD tradicionales aplicados a muchos módulos PAD de E/S: un diodo de Vss a E/S y otro diodo de E/S a Vdd. Se utiliza una pinza amperimétrica para la combinación de tensión 1/2.

Para nodos sensibles, los diseñadores de circuitos integrados añaden una resistencia de aislamiento entre la entrada/salida y el circuito para ampliar el margen de seguridad contra descargas electrostáticas (ESD). Si el circuito funcional no soporta la corriente de descarga electrostática (ESD), se añade una resistencia de sujeción secundaria después de la resistencia de aislamiento (Figura 2).

Figura 2: En ocasiones, los diseñadores de circuitos integrados añaden una resistencia entre el módulo de E/S y el circuito, y colocan una pequeña pinza secundaria delante del circuito sensible. Esto amplía el margen de seguridad para el diseño de protección contra descargas electrostáticas (ESD).

Este enfoque sencillo presenta varios problemas, especialmente con interfaces de alta velocidad:

(1) La resistencia de aislamiento afecta seriamente el funcionamiento a alta velocidad y aumenta el ruido.

(2) Los diodos ESD pueden introducir una capacitancia parásita excesiva entre el PAD de señal y la línea de alimentación.

(3) Debido al acoplamiento de ruido entre PAD y Vdd o a que el voltaje de la señal puede ser mayor que el voltaje de referencia Vdd, o debido a problemas de coincidencia, algunas interfaces no pueden soportar la estimulación de voltaje causada por el diodo del módulo PAD de E/S a Vdd.

(4) Para nodos sensibles, la caída de voltaje total en la ruta de corriente ESD esperada puede ser mayor que el voltaje de falla del circuito funcional [5].

Una forma sencilla de reducir la capacitancia (pregunta 2) y aumentar la tolerancia al voltaje (pregunta 3) es usar dos o más diodos en serie. Sin embargo, esto conlleva mayores caídas de voltaje bajo estrés ESD, lo que agrava el problema 4. En 2017, se propuso una alternativa con un novedoso concepto bipolar [6-7].

Este artículo analiza un proyecto en el que el diseñador del circuito integrado reemplazó el enfoque tradicional de protección ESD con doble diodo por un concepto de limitación de protección local, como se muestra en la Figura 3. Si el funcionamiento no tolera que el diodo pase de "IN" a Vdd, se puede retirar. Esto es típico para salidas de drenaje abierto, de conexión en caliente y a prueba de fallos, entradas en espera en frío o interfaces resistentes a sobretensiones [8].

Figura 3: Esquema de circuito simplificado con protección ESD de pinza local. Si se requiere el funcionamiento normal, se puede retirar el diodo entre IN y Vdd. En algunos casos, se añade otra pinza entre Vdd e "IN".

El método de sujeción local tiene muchas ventajas:

(1) Reducir la dependencia de la resistencia del bus

(2) La caída de voltaje en condiciones ESD se reduce enormemente sin necesidad de resistencias de aislamiento, lo que lo hace muy adecuado para nodos sensibles.

(3) Proporciona diferentes opciones para reducir la capacitancia parásita (véase el estudio de caso a continuación).

(4) Cada PAD de E/S se puede optimizar por separado. Por ejemplo: Algunos PAD pueden requerir una mayor tolerancia a ESD, de lo contrario no pueden soportar la descarga del diodo entre E/S y Vdd.

El siguiente estudio de caso resume varios métodos de sujeción local con capacitancia parásita (ultra)baja para proteger interfaces SerDes de alta velocidad que van desde CMOS de 28 nm hasta FinFET de 7 nm. En el estudio de caso se utilizaron diferentes tipos de sujeción local basada en SCR (Fig. 4). El SCR activado por diodo y ESD-on-SCR se utilizaron previamente para proteger interfaces LNA inalámbricas [9].

Figura 4: Dos clips de protección ESD utilizados en el estudio de caso. Una vez que el nivel de E/S eleva la caída de tensión del diodo (Ánodo-G2) por encima de la tensión Vdd, se activa el SCR ESD de Sofics. Cuando Ánodo-G2 y el diodo de disparo están polarizados directamente, el DTSCR de Sofics se activa.

1.FPGA 28 nm, SerDes de 28 Gbps

Para una serie de productos FPGA avanzados fabricados con el proceso de 28 nm de TSMC, los clientes requieren unidades de protección ESD personalizadas. La interfaz SerDes de 28 Gbps requiere las siguientes especificaciones:

-La capacitancia parásita es muy inferior a 100 fF.

-Nivel ESD: > 1 kV HBM; > 250 V CDM

Se seleccionó una versión reducida del circuito de protección DTSCR de Sofics para la protección local de las interfaces de transmisión y recepción. Se añadió un circuito de protección CDM secundario detrás de la resistencia de aislamiento para proteger el óxido de puerta delgado en el caso de la recepción (Figura 5). La capacitancia parásita del DTSCR, el diodo inverso y las conexiones metálicas se mantuvo por debajo de 80 fF.

Figura 5: Esquema de la etapa de recepción (entrada) SerDes de 28 Gbps que muestra las etapas de sujeción local DTSCR y de protección secundaria para una protección CDM mejorada.

Para cumplir con la especificación S11 de pérdida de retorno, se coloca un inductor en serie con el DTSCR (Figura 6). Cumple con todas las especificaciones, incluida la CDM. El dispositivo FPGA alcanza más de 300 V con una corriente pico de 4.5 A. Todos los resultados del análisis se presentaron en el evento IEW 2011 [10].

Figura 6: Para cumplir con la especificación S11, se coloca un inductor en serie con el DTSCR. La bobina reduce el pico S11 a 10 GHz y 20 GHz.

2. SerDes universal de 16 nm y 28 Gbps

Los chips de comunicación de alta velocidad (para centros de datos) con SerDes de 28 Gbps fabricados en un proceso de 16 nm requieren soluciones de protección ESD personalizadas.

Las pinzas ESD locales deben cumplir con los siguientes requisitos:

- Protección de transistores sensibles de núcleo de óxido delgado de 0.8 V con tensión de fallo bajo estrés ESD inferior a 3.3 V

- Pinza ESD de baja fuga, menos de 10 nA a alta temperatura (125 °C)

-El reducido tamaño del chip permite múltiples canales en el mismo chip de comunicaciones.

-Sin resistencia

- > 2kV HBM

-La capacitancia máxima de la unión ESD es de 100 fF.

Figura 7: Diagrama esquemático del concepto de protección de pares diferenciales de interfaces Tx. Se añaden un diodo de protección local y un diodo inverso en paralelo a ambas trayectorias del par diferencial.

Tras un análisis exhaustivo de chips basados ​​en la tecnología FinFET de 16 nm de TSMC, se seleccionó el concepto ESD-on-SCR como dispositivo de sujeción local. Los datos TLP se muestran en la Figura 8.

Proteja los dispositivos de óxido delgado que superen los 2 amperios en un área menor a 1.000 µm². La fuga a altas temperaturas es de aproximadamente 1 nA.

Figura 8: Medición TLP de un dispositivo ESD en un SCR utilizado como dispositivo de sujeción local. El dispositivo alcanza más de 2 A antes de llegar a la tensión de falla de los transistores de óxido delgado.

Figura 9: Simulación capacitiva de ESD en SCR (Spice). La capacitancia se mantiene por debajo del nivel objetivo de 100 fF en todo el rango de voltaje del PAD.

Para garantizar que la pinza de protección ESD no afecte al funcionamiento de los SerDes de alta velocidad, se simula la capacitancia de unión parásita en la tensión PAD, como se muestra en la Figura 9. Se utiliza un modelo equivalente basado en una unión de diodo para simular la carga capacitiva de la unidad de protección electrostática.

3. Fotónica de silicio de 28 nm y 28 Gbps

Varias empresas que trabajan en nuevos transceptores ópticos nos contactaron para solicitar asistencia. Para E/S de baja velocidad estándar (1.8 V), la biblioteca de E/S analógicas/digitales proporcionada por la fundición es suficiente. El requisito de ESD para estos PAD es de 2 kV HBM.

Por otro lado, las E/S analógicas en las bibliotecas de fundición introducen una capacitancia parásita excesiva en las interfaces de alta velocidad. Los diseñadores requieren que la capacitancia ESD total se reduzca a menos de 15 fF.

El SoC CMOS de 28 nm se presenta junto con la fotónica de silicio en un paquete integrado híbrido compartido (Figura 10). Dado que este ensamblaje flip-chip se realiza en un entorno controlado contra descargas electrostáticas (ESD), el nivel de protección ESD se puede reducir a 200 V HBM sin afectar el rendimiento.

Figura 10: (Ejemplo) Empaquetado de circuitos integrados electrónicos (controladores) en dispositivos fotónicos de silicio mediante un proceso de unión flip-chip (?IOP 2016 [11]).

Figura 11: Circuito de transmisión/salida simplificado utilizado en la interfaz SerDes de fotónica de silicio.

La interfaz de 28 Gbps utiliza el concepto de par diferencial, como se muestra en la Figura 11. Cree un circuito funcional de 1 V con transistores de núcleo de 0.9 V para garantizar que se puedan alcanzar las velocidades de conmutación. Sin embargo, estos transistores reducen el margen de diseño ESD disponible para las señales Rx y Tx a 4 V.

Otros requisitos para la protección ESD incluyen un funcionamiento con baja fuga y una pequeña área de silicio.

El diseño de protección ESD incluye un concepto completo de sujeción de protección local, como se muestra en la Figura 12. Se integra una sujeción de alimentación de 1 V para garantizar que todas las condiciones de estrés se gestionen localmente en la interfaz y se eliminen los efectos de la resistencia del bus. Toda la estructura de sujeción está aislada del sustrato para reducir el ruido que este pueda provenir de los circuitos digitales ubicados más lejos en el chip.

Figura 12: Esquema de un método completo de protección local para los nodos Rx y Tx de un circuito SerDes (izquierda). Dispositivos ESD basados ​​en SCR. Un limitador de potencia de 1 V basado en SCR está integrado en el mismo diseño (derecha). El área total de ESD es de 683.75 µm².

La capacitancia parásita total en el módulo I/O PAD se compone de diferentes aspectos. La capacitancia de la unión se puede obtener fácilmente a partir del modelo Spice del diodo proporcionado por la fundición. Las conexiones metálicas de la pinza ESD local añaden una capacitancia significativa. La capacitancia parásita del metal se puede obtener mediante la extracción de PEX. Reducir el ancho de las conexiones metálicas disminuye la capacitancia, pero también reduce la estabilidad de la línea. El ancho mínimo del metal se obtiene aplicando estrés ESD a diferentes metales.

Cuando los clientes requieran protección ESD mediante una capacitancia ultrabaja (muy por debajo de 100 fF), la sección ficticia de metal se incluirá en la extracción de PEX.

Mediante un proceso iterativo (diseño, extracción de PEX), la capacitancia parásita total del circuito de protección ESD se redujo a menos de 15 fF. El diagrama a continuación muestra los diferentes pasos de este proceso. El gráfico siguiente (Figura 13) muestra el valor del condensador en función de la tensión de polarización en la almohadilla.

La capacitancia parásita a tierra debe reducirse para evitar que las señales de alta frecuencia se deriven a tierra.

Ecuación 1: La reactancia capacitiva Xc (en ohmios) es inversamente proporcional a la frecuencia de la señal (f) y a la capacitancia (C).

Para altas frecuencias (>50 GHz), la capacitancia parásita se manifiesta como una resistencia a tierra. Esta impedancia debe ser suficientemente alta. Un condensador de 15 fF tiene una resistencia de aproximadamente 200 ohmios a 50 GHz.

Durante el proceso de iteración, para reducir el impacto de las conexiones metálicas en la capacitancia parásita, se utilizaron algunas reglas.

-Eliminar conexiones innecesarias a través de

- Reduzca al máximo la cantidad de metal 1 y colóquelo únicamente sobre la zona de difusión de conexión. 

- Evitar que la capa metálica 1 atraviese la zona de unión.

-Conexión vertical (hacia arriba)

Aunque la capacitancia parásita se reduzca mediante los métodos mencionados anteriormente, el 42% de la capacitancia parásita en los nodos avanzados sigue estando relacionada con las conexiones metálicas.

Figura 13: Capacitancia parásita en función del voltaje de E/S (capacitancia total y de unión solamente).

El método de sujeción local de la Figura 12 se comparó con otros 2 conceptos utilizando simulaciones transitorias Spice de tensiones ESD HBM.

- Concepto 1: Sujeción local propuesta

- Concepto 2: Módulo I/O PAD proporcionado por Foundry (doble diodo y limitador de potencia del núcleo sugeridos por Foundry)

- Concepto 3: Combinación de diodo doble y abrazadera de protección de núcleo Sofics de 1 V

De la Figura 14 se desprende claramente que los Conceptos 2 y 3 producen caídas de voltaje mucho mayores que el voltaje de falla (4V) [12] de los circuitos sensibles basados ​​en transistores de óxido delgado [12].

Figura 14: Simulación transitoria de Spice bajo estrés HBM. Se compararon 3 conceptos para verificar que la caída de voltaje en los nodos sensibles se mantenga por debajo de un máximo de 4 V durante el estrés ESD. Solo la sujeción local recomendada puede mantener el estrés ESD por debajo de 4 V. Las comparaciones se realizaron utilizando un estrés HBM de 1 kV y escalando el dispositivo ESD a una robustez de 1 kV. Simule el retroceso de la sujeción local del SCR utilizando un modelo combinado NPN/PNP.

4. FinFET de 7 nm de Silicon Photonics

Para aumentar aún más el ancho de banda de las interconexiones ópticas (más allá de los 56 Gbps), nuestros clientes han adoptado la tecnología FinFET de 7 nm de TSMC.

La solución propuesta es similar a la de la Figura 12. Se crearon dos versiones de protección ESD: una con una capacitancia parásita de 50 fF y otra con una capacitancia menor a 15 fF. Estos casos prácticos se incluirán en el artículo.

Las pruebas preliminares del proceso FinFET de 7 nm de TSMC muestran que el circuito de sujeción local ESD en el SCR tiene el efecto deseado (Figura 15).

En la tecnología de 7 nm, la tensión de fallo de los transistores centrales (compuerta a fuente y drenador a fuente) es de aproximadamente 3 V. Afortunadamente, en muchas aplicaciones SerDes existe un mayor margen de seguridad gracias a la conexión en serie de otros transistores (Figura 11). Según el principio del circuito, la tensión de fallo de estos circuitos es de aproximadamente 4-5 V.

Se han integrado abrazaderas ESD de 7 nm en dos diseños para interfaces de alta velocidad. Al momento de redactar este informe, aún no se dispone de muestras de estos productos, por lo que los datos de CDM todavía no están disponibles.

Figura 15: Análisis TLP del concepto ESD-on-SCR basado en la tecnología TSMC de 7 nm. Protege los transistores centrales sensibles. Este dispositivo de referencia para rendimiento HBM de 2 kV se ha reducido a versiones de 15 fF y 50 fF para proteger los SerDes de alta velocidad.

Resumir

Los conceptos tradicionales de protección ESD con diodos duales para módulos PAD de E/S analógicas han presentado problemas para proteger las interfaces SerDes de alta velocidad en nodos CMOS y FinFET avanzados. La caída de tensión total a través de los diodos, las resistencias del bus y las pinzas de alimentación puede superar fácilmente la tensión de fallo del transistor principal. Además, la activación del diodo añade un factor limitante.

Este trabajo muestra varios estudios de caso en los que el concepto de diodo dual se reemplaza por una pinza de protección ESD local.

Módulo de E/S PAD basado en activación por diodo patentada y dispositivos ESD-on-SCR. La limitación local reduce la dependencia de la resistencia del bus, disminuye la tensión de limitación y permite optimizar individualmente cada E/S analógica. Además, estos casos demuestran que es posible crear protección ESD con una capacitancia parásita muy baja y una superficie de silicio reducida.

Datos basados ​​en chips de prueba ESD específicos para nodos CMOS y FinFET avanzados. La interfaz analógica de E/S descrita en este trabajo es utilizada por más de 20 empresas para proteger interfaces SerDes de alta velocidad en tecnologías CMOS de 28 nm, 16 nm/12 nm y FinFET de 7 nm.

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