Trong thế giới hiện nay, nhu cầu truyền tải dữ liệu ngày càng tăng. Lượng dữ liệu mà mọi người tiêu thụ hàng ngày khi xem video cũng liên tục tăng lên. Với sự phổ biến của điện thoại thông minh, các ứng dụng máy tính, trung tâm dữ liệu và việc trao đổi thông tin đường dài, nhu cầu về các băng thông khác nhau ngày càng tăng. Nhu cầu này đã thúc đẩy ngành công nghiệp bán dẫn tiếp tục phát triển và tìm cách đẩy nhanh tốc độ phát triển của các giao diện không dây, có dây và quang học. Vài năm trước, tốc độ giới hạn chỉ khoảng 10 Gbps. Gần đây, các mạch truyền dẫn đang hoạt động ở tốc độ 56 Gbps hoặc thậm chí 112 Gbps.

Đối với các giao diện truyền thông tốc độ cao như vậy, các nhà thiết kế chip cần phải hạn chế điện dung ký sinh của các mạch bảo vệ ESD tích hợp trên chip được kết nối với giao diện. Vì các phương pháp ESD truyền thống có những hạn chế, nên cần có các mạch I/O tương tự đặc biệt. Bài viết này trình bày các giải pháp ESD đã được kiểm chứng trên silicon cho quy trình CMOS 28nm của TSMC và quy trình FinFET 16nm, 12nm và 7nm của TSMC. Điện dung ký sinh của các giải pháp ESD được giảm xuống dưới 100fF, và đối với một số ứng dụng quang tử silicon, nó thậm chí còn được giảm xuống dưới 20fF.

Hình 1 cho thấy phương pháp ESD truyền thống để mô phỏng mô-đun I/O PAD. Nó bao gồm một điốt kết nối Vss với I/O PAD và một điốt kết nối mô-đun I/O PAD với Vdd và một mạch kẹp nguồn/đường ray giữa Vdd và Vss [1-5].

Các nhà thiết kế mạch tích hợp thích chúng vì hai thiết kế diode này dễ thực hiện, có kích thước chip nhỏ và điện dung ký sinh khá thấp.

Hình 1: Các phương pháp chống tĩnh điện (ESD) truyền thống được áp dụng cho nhiều mô-đun I/O PAD: một điốt từ Vss đến I/O và một điốt khác từ I/O đến Vdd. Một mạch kẹp công suất được sử dụng cho sự kết hợp tải 1/2.

Đối với các nút nhạy cảm, các nhà thiết kế mạch tích hợp sẽ thêm một điện trở cách ly giữa đầu vào/đầu ra và mạch để tăng phạm vi thiết kế chống tĩnh điện (ESD). Nếu mạch chức năng không thể chịu được dòng phóng điện tĩnh điện (ESD), hãy thêm một mạch kẹp thứ cấp sau điện trở cách ly (Hình 2).

Hình 2: Đôi khi, các nhà thiết kế mạch tích hợp sẽ thêm một điện trở giữa mô-đun I/O PAD và mạch, đồng thời đặt một mạch kẹp thứ cấp nhỏ phía trước mạch nhạy cảm. Điều này giúp tăng phạm vi thiết kế chống tĩnh điện (ESD).

Phương pháp đơn giản này có một số vấn đề, đặc biệt là với các giao diện tốc độ cao:

(1) Điện trở cách ly ảnh hưởng nghiêm trọng đến hoạt động tốc độ cao và làm tăng tiếng ồn.

(2) Điốt ESD có thể tạo ra điện dung ký sinh quá mức giữa PAD tín hiệu và đường dây nguồn.

(3) Do sự ghép nối nhiễu giữa PAD và Vdd hoặc điện áp tín hiệu có thể cao hơn điện áp tham chiếu Vdd hoặc do các vấn đề về khớp nối, một số giao diện không thể chịu được kích thích điện áp do điốt từ mô-đun I/O PAD gây ra đối với Vdd.

(4) Đối với các nút nhạy cảm, tổng điện áp giảm trên đường dẫn dòng ESD dự kiến ​​có thể cao hơn điện áp lỗi của mạch chức năng [5].

Một cách dễ dàng để giảm điện dung (câu hỏi 2) và tăng khả năng chịu điện áp (câu hỏi 3) là sử dụng 2 hoặc nhiều điốt mắc nối tiếp. Tuy nhiên, điều này dẫn đến sụt áp cao hơn dưới tác động của ứng suất ESD, do đó làm trầm trọng thêm vấn đề 4. Năm 2017, một giải pháp thay thế với khái niệm lưỡng cực mới đã được đề xuất [6-7].

Bài viết này thảo luận về một dự án trong đó nhà thiết kế IC đã thay thế phương pháp ESD hai điốt truyền thống bằng khái niệm kẹp bảo vệ cục bộ, như được hiển thị trong Hình 3. Nếu hoạt động chức năng không thể chịu được việc điốt chuyển từ "IN" sang Vdd, nó có thể được loại bỏ. Điều này là điển hình cho các đầu ra an toàn, cắm nóng, cực thoát mở, đầu vào chờ lạnh hoặc giao diện chịu quá áp [8].

Hình 3: Sơ đồ mạch đơn giản sử dụng bảo vệ ESD kẹp cục bộ. Nếu cần hoạt động bình thường, có thể loại bỏ điốt giữa IN và Vdd. Trong một số trường hợp, một mạch kẹp khác được thêm vào giữa Vdd và "IN".

Phương pháp kẹp cục bộ có nhiều ưu điểm:

(1) Giảm sự phụ thuộc vào điện trở bus

(2) Điện áp giảm trong điều kiện ESD được giảm đáng kể mà không cần điện trở cách ly, khiến nó rất phù hợp cho các nút nhạy cảm.

(3) Cung cấp các tùy chọn khác nhau để giảm điện dung ký sinh (xem nghiên cứu trường hợp bên dưới)

(4) Mỗi ​​PAD I/O có thể được tối ưu hóa riêng biệt. Ví dụ: Một số PAD có thể yêu cầu khả năng chịu đựng ESD cao hơn, nếu không chúng không thể chịu được sự phóng điện của điốt giữa I/O và Vdd.

Nghiên cứu trường hợp sau đây tóm tắt một số phương pháp kẹp cục bộ với điện dung ký sinh (cực) thấp để bảo vệ các giao diện SerDes tốc độ cao từ CMOS 28nm đến FinFET 7nm. Các loại kẹp cục bộ dựa trên SCR khác nhau đã được sử dụng trong nghiên cứu trường hợp (Hình 4). SCR kích hoạt bằng diode và ESD-on-SCR trước đây đã được sử dụng để bảo vệ các giao diện LNA không dây [9].

Hình 4: Hai kẹp bảo vệ ESD được sử dụng trong nghiên cứu trường hợp. Khi mức IO làm tăng điện áp rơi của diode (Anode-G2) lên trên điện áp Vdd, mạch Sofics ESD-on-SCR sẽ được kích hoạt. Khi AnodeG2 và diode kích hoạt được phân cực thuận, mạch Sofics DTSCR sẽ bật.

1.SerDes FPGA 28nm, 28Gbps

Đối với một loạt các sản phẩm FPGA tiên tiến được sản xuất trên quy trình 28nm của TSMC, khách hàng yêu cầu các bộ phận bảo vệ ESD tùy chỉnh. Giao diện SerDes 28Gbps yêu cầu các thông số kỹ thuật sau:

-Điện dung ký sinh thấp hơn nhiều so với 100fF.

- Mức độ chống tĩnh điện (ESD): > 1kV HBM; > 250V CDM

Phiên bản thu nhỏ của mạch kẹp Sofics DTSCR được chọn để bảo vệ cục bộ các giao diện Tx và Rx. Một mạch kẹp CDM cục bộ thứ cấp được thêm vào phía sau điện trở cách ly để bảo vệ lớp oxit cổng mỏng trong vỏ Rx (Hình 5). Điện dung ký sinh của DTSCR, điốt ngược và các kết nối kim loại được giữ dưới 80fF.

Hình 5: Sơ đồ mạch của tầng thu (đầu vào) SerDes 28Gbps thể hiện các tầng kẹp cục bộ DTSCR và các tầng bảo vệ thứ cấp để tăng cường khả năng bảo vệ CDM.

Để đáp ứng thông số kỹ thuật S11–Suy hồi tiếp, một cuộn cảm được đặt nối tiếp với DTSCR (Hình 6). Tuân thủ tất cả các thông số kỹ thuật bao gồm CDM. Thiết bị FPGA đạt trên 300V với dòng điện đỉnh là 4.5A. Tất cả các kết quả phân tích đã được trình bày tại sự kiện IEW 2011 [10].

Hình 6: Để đáp ứng thông số kỹ thuật S11, một cuộn cảm được mắc nối tiếp với DTSCR. Cuộn cảm này làm giảm đỉnh S11 ở tần số 10 GHz và 20 GHz.

2. SerDes đa năng 16nm, 28Gbps

Các chip truyền thông tốc độ cao (trung tâm dữ liệu) với SerDes 28 Gbps trên quy trình 16nm yêu cầu các giải pháp bảo vệ ESD tùy chỉnh.

Các kẹp chống tĩnh điện cục bộ phải đáp ứng các yêu cầu sau:

- Bảo vệ các bóng bán dẫn lõi oxit mỏng nhạy cảm 0.8V với điện áp lỗi dưới tác động tĩnh điện (ESD) dưới 3.3V

- Bộ kẹp ESD có độ rò rỉ thấp, dưới 10nA ở nhiệt độ cao (125°C)

- Kích thước chip nhỏ gọn cho phép tích hợp nhiều kênh trên cùng một chip truyền thông.

-Không có điện trở

-> 2kV HBM

-Điện dung tiếp giáp ESD tối đa là 100fF

Hình 7: Sơ đồ cấu tạo của khái niệm bảo vệ các cặp vi sai của giao diện Tx. Một mạch kẹp cục bộ và một điốt ngược mắc song song được thêm vào cả hai đường dẫn của cặp vi sai.

Dựa trên phân tích chuyên sâu các chip sử dụng công nghệ FinFET 16nm của TSMC, khái niệm ESD-on-SCR được chọn làm thiết bị kẹp cục bộ. Dữ liệu TLP được thể hiện trong Hình 8.

Bảo vệ các thiết bị oxit mỏng có dòng điện trên 2 ampe trong khu vực nhỏ hơn 1.000 µm². Dòng rò ở nhiệt độ cao xấp xỉ 1 nA.

Hình 8: Đo TLP của thiết bị ESD trên SCR được sử dụng làm thiết bị kẹp cục bộ. Thiết bị đạt dòng điện trên 2A trước khi đạt đến điện áp lỗi của các bóng bán dẫn oxit mỏng.

Hình 9: Mô phỏng điện dung của ESD trên SCR (Spice). Điện dung duy trì dưới mức mục tiêu 100fF trong toàn bộ dải điện áp của PAD.

Để đảm bảo rằng mạch bảo vệ ESD không ảnh hưởng đến hoạt động của SerDes tốc độ cao, điện dung ký sinh tại mối nối được mô phỏng trên điện áp PAD, như thể hiện trong Hình 9. Một mô hình tương đương dựa trên mối nối diode được sử dụng để mô phỏng tải điện dung của bộ phận bảo vệ tĩnh điện.

3. Công nghệ quang tử silicon 28nm, tốc độ 28Gbps

Một số công ty đang nghiên cứu các bộ thu phát quang mới đã liên hệ với chúng tôi để được hỗ trợ. Đối với I/O tốc độ thấp thông thường (1.8V), thư viện I/O tương tự/số do nhà sản xuất cung cấp là đủ. Yêu cầu về chống tĩnh điện (ESD) cho các PAD này là 2kV HBM.

Mặt khác, các giao diện I/O tương tự trong thư viện của các nhà sản xuất chip lại tạo ra điện dung ký sinh quá mức cho các giao diện tốc độ cao. Các nhà thiết kế yêu cầu tổng điện dung ESD phải được giảm xuống dưới 15fF.

SoC CMOS 28nm được đóng gói cùng với quang tử silicon trong một gói tích hợp chung/lai (Hình 10). Vì quá trình lắp ráp lật chip này được thực hiện trong môi trường kiểm soát ESD, mức độ bảo vệ ESD có thể giảm xuống 200V HBM mà không ảnh hưởng đến năng suất.

Hình 10: (Ví dụ) Đóng gói các IC điện tử (trình điều khiển) trên các thiết bị quang tử silicon bằng quy trình liên kết lật chip (?IOP 2016 [11]).

Hình 11: Mạch phát/xuất đơn giản được sử dụng trong giao diện SerDes quang tử silicon.

Giao diện 28Gbps sử dụng khái niệm cặp vi sai, như thể hiện trong Hình 11. Tạo một mạch hoạt động ở điện áp 1V bằng cách sử dụng các transistor lõi 0.9V để đảm bảo đạt được tốc độ chuyển mạch. Tuy nhiên, các transistor này làm giảm cửa sổ thiết kế ESD khả dụng cho tín hiệu Rx, Tx xuống còn 4V.

Các yêu cầu khác đối với bảo vệ chống tĩnh điện bao gồm hoạt động với độ rò rỉ thấp và diện tích silicon nhỏ.

Thiết kế bảo vệ ESD bao gồm một khái niệm kẹp bảo vệ cục bộ hoàn chỉnh như thể hiện trong Hình 12. Một mạch kẹp nguồn 1V được tích hợp để đảm bảo rằng tất cả các điều kiện ứng suất được xử lý cục bộ tại giao diện và loại bỏ ảnh hưởng của điện trở bus. Toàn bộ cấu trúc kẹp được cách ly khỏi chất nền để giảm nhiễu từ chất nền có thể phát sinh từ mạch kỹ thuật số nằm xa hơn trên chip.

Hình 12: Sơ đồ mạch bảo vệ cục bộ hoàn chỉnh cho các nút Rx và Tx của mạch SerDes (trái). Thiết bị ESD dựa trên SCR. Một mạch kẹp nguồn 1V dựa trên SCR được tích hợp trong cùng một bố cục (phải). Tổng diện tích của ESD là 683.75 µm².

Tổng điện dung ký sinh trên mô-đun I/O PAD bao gồm nhiều khía cạnh khác nhau. Điện dung tiếp giáp có thể dễ dàng được suy ra từ mô hình Spice do nhà sản xuất cung cấp cho điốt. Các kết nối kim loại của mạch kẹp ESD cục bộ làm tăng thêm điện dung đáng kể. Điện dung kim loại ký sinh có thể được suy ra từ việc trích xuất PEX. Giảm chiều rộng của các kết nối kim loại sẽ làm giảm điện dung, nhưng cũng làm giảm độ ổn định của đường dây. Chiều rộng kim loại tối thiểu được xác định bằng cách áp dụng ứng suất ESD lên các kim loại khác nhau.

Khi khách hàng yêu cầu bảo vệ chống tĩnh điện (ESD) bằng điện dung cực thấp (thấp hơn nhiều so với 100fF), đoạn ống giả bằng kim loại sẽ được bao gồm trong đường ống PEX.

Thông qua một quy trình lặp đi lặp lại (bố trí, trích xuất PEX), tổng điện dung ký sinh của mạch kẹp ESD đã được giảm xuống dưới 15fF. Sơ đồ bên dưới sẽ thể hiện các bước khác nhau trong quy trình này. Đồ thị bên dưới (Hình 13) cho thấy giá trị tụ điện so với điện áp phân cực trên PAD.

Cần giảm điện dung ký sinh xuống đất để ngăn tín hiệu tần số cao bị dẫn xuống đất.

Phương trình 1: Điện kháng dung Xc (tính bằng ôm) tỷ lệ nghịch với tần số tín hiệu (f) và điện dung (C)

Đối với tần số cao (>50 GHz), điện dung ký sinh xuất hiện dưới dạng điện trở nối đất. Trở kháng này phải đủ cao. Một tụ điện 15 fF có điện trở khoảng 200 ôm ở tần số 50 GHz.

Trong quá trình lặp lại, để giảm thiểu ảnh hưởng của các kết nối kim loại lên điện dung ký sinh, một số quy tắc đã được sử dụng.

- Loại bỏ các kết nối trung gian không cần thiết

- Giảm thiểu tối đa lượng kim loại 1 và chỉ đặt nó lên trên khu vực khuếch tán kết nối. 

- Ngăn không cho lớp kim loại 1 đi qua khu vực giao nhau.

- Kết nối theo chiều dọc (hướng lên trên)

Ngay cả khi điện dung ký sinh được giảm thiểu thông qua các phương pháp trên, 42% điện dung ký sinh trên các nút công nghệ cao vẫn liên quan đến các kết nối kim loại.

Hình 13: Điện dung ký sinh trên điện áp I/O (chỉ điện dung tổng và điện dung tiếp giáp).

Phương pháp kẹp cục bộ trong Hình 12 đã được so sánh với 2 khái niệm khác bằng cách sử dụng mô phỏng Spice tạm thời về ứng suất ESD của HBM.

- Khái niệm 1: Đề xuất kẹp cục bộ

- Khái niệm 2: Mô-đun I/O PAD do Foundry cung cấp (mạch kẹp công suất lõi và điốt kép do Foundry đề xuất)

- Khái niệm 3: Sự kết hợp giữa điốt kép và mạch kẹp bảo vệ lõi Sofics 1V.

Từ Hình 14, rõ ràng là Khái niệm 2 và 3 tạo ra sự sụt giảm điện áp cao hơn nhiều so với điện áp lỗi (4V) [12] của các mạch nhạy cảm dựa trên các bóng bán dẫn oxit mỏng [12].

Hình 14: Mô phỏng Spice tạm thời dưới tác động của ứng suất HBM. Ba khái niệm đã được so sánh để xác minh rằng độ sụt điện áp trên các nút nhạy cảm vẫn nằm dưới mức tối đa 4V trong quá trình chịu ứng suất ESD. Chỉ có phương pháp kẹp cục bộ được khuyến nghị mới có thể giữ cho ứng suất ESD dưới 4V. Các so sánh được thực hiện bằng cách sử dụng ứng suất HBM 1kV và khả năng chịu đựng ESD của thiết bị ở mức 1kV. Mô phỏng sự phục hồi nhanh của kẹp cục bộ SCR bằng cách sử dụng mô hình NPN/PNP kết hợp.

4. Công nghệ FinFET Silicon Photonics 7nm

Để tăng hơn nữa băng thông của các kết nối quang học (vượt quá 56 Gbps), khách hàng của chúng tôi đã áp dụng công nghệ FinFET 7nm của TSMC.

Giải pháp đề xuất tương tự như Hình 12. Hai phiên bản bảo vệ ESD đã được tạo ra, một phiên bản có điện dung ký sinh là 50fF và một phiên bản khác có điện dung nhỏ hơn 15fF. Bài báo này sẽ bao gồm các nghiên cứu trường hợp này.

Thử nghiệm sơ bộ quy trình FinFET 7nm của TSMC cho thấy mạch kẹp cục bộ ESD trên SCR có tác dụng như mong muốn (Hình 15).

Trong công nghệ 7nm, điện áp hỏng của các transistor lõi (cổng đến nguồn và cực máng đến nguồn) khoảng 3V. May mắn thay, trong nhiều ứng dụng SerDes, có nhiều khoảng dự trữ hơn do các transistor khác được mắc nối tiếp (Hình 11). Theo nguyên lý mạch, điện áp hỏng của các mạch này khoảng 4-5V.

Các mạch kẹp ESD 7nm đã được tích hợp vào 2 thiết kế dành cho giao diện tốc độ cao. Tại thời điểm viết bài này, các mẫu sản phẩm này vẫn chưa có sẵn, do đó dữ liệu CDM chưa được công bố.

Hình 15: Phân tích TLP của khái niệm ESD-on-SCR dựa trên công nghệ TSMC 7nm. Bảo vệ các transistor lõi nhạy cảm. Thiết bị tham chiếu này cho hiệu suất HBM 2kV đã được thu nhỏ xuống các phiên bản 15fF và 50fF để bảo vệ SerDes tốc độ cao.

Tóm tắt

Các khái niệm bảo vệ ESD "điốt kép" truyền thống cho các mô-đun PAD I/O tương tự đã gặp vấn đề trong việc bảo vệ các giao diện SerDes tốc độ cao ở các công nghệ CMOS và FinFET tiên tiến. Tổng điện áp giảm trên các điốt, điện trở bus và mạch kẹp nguồn có thể dễ dàng vượt quá điện áp lỗi của transistor lõi. Thêm vào đó, việc "tăng điện áp của điốt" tạo thêm một yếu tố hạn chế.

Bài viết này trình bày một số nghiên cứu trường hợp trong đó khái niệm điốt kép được thay thế bằng kẹp bảo vệ ESD cục bộ.

Mô-đun I/O PAD dựa trên cơ chế kích hoạt diode độc ​​quyền và thiết bị ESD trên SCR. Việc kẹp cục bộ giúp giảm sự phụ thuộc vào điện trở bus, hạ thấp điện áp kẹp và cho phép tối ưu hóa từng I/O analog một cách riêng biệt. Hơn nữa, các trường hợp này cho thấy rằng có thể tạo ra khả năng bảo vệ ESD với điện dung ký sinh rất thấp và diện tích silicon nhỏ.

Dữ liệu dựa trên các chip kiểm tra ESD chuyên dụng trên các công nghệ CMOS và FinFET tiên tiến. Giao diện I/O tương tự trong nghiên cứu này được hơn 20 công ty sử dụng để bảo vệ các giao diện SerDes tốc độ cao trong công nghệ CMOS 28nm, 16nm/12nm và FinFET 7nm.

Tuyên bố miễn trừ trách nhiệm: Bài viết này được sao chép từ "IP and SOC Design", một nguồn tài liệu hỗ trợ bảo vệ quyền sở hữu trí tuệ. Vui lòng ghi rõ nguồn gốc và tác giả khi sao chép. Nếu phát hiện vi phạm bản quyền, vui lòng liên hệ với chúng tôi để gỡ bỏ.