In de huidige wereld neemt de vraag naar dataoverdracht met de dag toe. De hoeveelheid data die mensen dagelijks verbruiken door het bekijken van video's blijft stijgen. Met de popularisering van smartphones, computerapplicaties, datacenters en informatie-uitwisseling over lange afstanden, groeit de vraag naar verschillende bandbreedtes voortdurend. Deze vraag heeft de halfgeleiderindustrie ertoe aangezet om draadloze, bekabelde en optische interfaces continu te ontwikkelen en sneller te maken. Een paar jaar geleden lag de snelheidslimiet rond de 10 Gbps. Recentelijk halen circuits snelheden van 56 Gbps of zelfs 112 Gbps.

Voor dergelijke snelle communicatie-interfaces moeten chipontwerpers de parasitaire capaciteit van de on-chip ESD-beveiligingsklemmen die op de interface zijn aangesloten, beperken. Omdat traditionele ESD-methoden tekortkomingen hebben, zijn speciale analoge I/O-circuits nodig. Dit artikel demonstreert in silicium bewezen ESD-oplossingen voor TSMC 28nm in CMOS-processen en TSMC 16nm, 12nm en 7nm in FinFET-processen. De parasitaire capaciteit van de ESD-oplossingen wordt gereduceerd tot minder dan 100 fF, en voor sommige siliciumfotonica-toepassingen zelfs tot minder dan 20 fF.

Figuur 1 toont de traditionele ESD-methode voor het simuleren van een I/O PAD-module. Deze bestaat uit een diode die Vss verbindt met de I/O PAD en een diode die de I/O PAD-module verbindt met Vdd en een voedings-/railklem tussen Vdd en Vss [1-5].

IC-ontwerpers vinden het prettig omdat deze twee diodeontwerpen eenvoudig te implementeren zijn, een kleine siliciumvoetafdruk hebben en een relatief lage parasitaire capaciteit.

Figuur 1: Traditionele ESD-methoden toegepast op veel I/O-padmodules: één diode van Vss naar I/O en een andere diode van I/O naar Vdd. Eén spanningsklem wordt gebruikt voor de combinatie van 1/2 belasting.

Voor gevoelige knooppunten voegen IC-ontwerpers een isolatieweerstand toe tussen de I/O en het circuit om de ESD-ontwerpmarge te vergroten. Als het functionele circuit de elektrostatische ontlading (ESD) niet aankan, voeg dan een secundaire klem toe na de isolatieweerstand (Figuur 2).

Figuur 2: Soms voegen IC-ontwerpers een weerstand toe tussen de I/O-padmodule en het circuit en plaatsen ze een kleine secundaire klem vóór het gevoelige circuit. Dit vergroot de ESD-ontwerpmarge.

Deze simpele aanpak kent diverse problemen, met name bij snelle interfaces:

(1) De isolatieweerstand heeft ernstige gevolgen voor de werking bij hoge snelheden en verhoogt het geluid.

(2) ESD-diodes kunnen een overmatige parasitaire capaciteit introduceren tussen de signaalpad en de voedingslijn.

(3) Vanwege ruiskoppeling tussen PAD en Vdd, of doordat de signaalspanning hoger kan zijn dan de referentiespanning Vdd, of vanwege aanpassingsproblemen, kunnen sommige interfaces de spanningsstimulatie die wordt veroorzaakt door de diode van de I/O PAD-module naar Vdd niet weerstaan.

(4) Voor gevoelige knooppunten kan de totale spanningsval op het verwachte ESD-stroompad hoger zijn dan de foutspanning van het functionele circuit [5].

Een eenvoudige manier om de capaciteit te verminderen (vraag 2) en de spanningstolerantie te verhogen (vraag 3) is het gebruik van twee of meer diodes in serie. Dit leidt echter tot grotere spanningsdalingen onder ESD-belasting, waardoor probleem 4 verergert. In 2017 werd een alternatief met een nieuw bipolair concept voorgesteld [6-7].

In dit artikel wordt een project besproken waarin de IC-ontwerper de traditionele ESD-aanpak met dubbele diode heeft vervangen door een lokaal beveiligingsklemconcept, zoals weergegeven in figuur 3. Als de functionele werking niet kan verdragen dat de diode van "IN" naar Vdd gaat, kan deze worden verwijderd. Dit is typisch voor fail-safe, hot-plug, open-drain uitgangen, cold-standby ingangen of overspanningsbestendige interfaces [8].

Figuur 3: Vereenvoudigd schakelschema met lokale klem-ESD-beveiliging. Indien een goede werking vereist is, kan de diode tussen IN en Vdd worden verwijderd. In sommige gevallen wordt een extra klem toegevoegd tussen Vdd en IN.

De lokale klemmethode heeft veel voordelen:

(1) Verminder de afhankelijkheid van de busweerstand

(2) De spanningsval onder ESD-omstandigheden wordt sterk verminderd zonder dat isolatieweerstanden nodig zijn, waardoor het zeer geschikt is voor gevoelige knooppunten.

(3) Biedt verschillende opties voor het verminderen van parasitaire capaciteit (zie onderstaande casestudy)

(4) Elk I/O-pad kan afzonderlijk worden geoptimaliseerd. Bijvoorbeeld: sommige paden vereisen mogelijk een hogere ESD-tolerantie, anders kunnen ze de ontlading van de diode tussen I/O en Vdd niet weerstaan.

De volgende casestudy vat verschillende lokale klemmethoden met (ultra)lage parasitaire capaciteit samen om snelle SerDes-interfaces te beschermen, variërend van 28nm CMOS tot 7nm FinFET. In de casestudy werden verschillende typen SCR-gebaseerde lokale klemmethoden gebruikt (Fig. 4). Diode-getriggerde SCR en ESD-on-SCR werden eerder gebruikt om draadloze LNA-interfaces te beschermen [9].

Figuur 4: Twee ESD-beveiligingsclips gebruikt in de casestudy. Zodra het IO-niveau de spanningsval over de diode (Anode-G2) boven de Vdd-spanning brengt, wordt de Sofics ESD-on-SCR geactiveerd. Zodra AnodeG2 en de triggerdiode in de doorlaatrichting staan, schakelt de Sofics DTSCR in.

1.FPGA 28nm, 28Gbps SerDes

Voor een reeks geavanceerde FPGA-producten in TSMC's 28nm-proces vereisen klanten aangepaste ESD-beveiligingseenheden. De 28 Gbps SerDes-interface vereist de volgende specificaties:

-De parasitaire capaciteit ligt ruim onder de 100 fF.

-ESD-niveau: > 1 kV HBM; > 250 V CDM

Er is gekozen voor een verkleinde versie van de Sofics DTSCR-klem voor lokale bescherming van de Tx- en Rx-interfaces. Een secundaire lokale CDM-klem is achter de isolatieweerstand toegevoegd om de dunne gate-oxide in de Rx-behuizing te beschermen (Figuur 5). De parasitaire capaciteit van de DTSCR, de omgekeerde diode en de metalen verbindingen wordt onder de 80 fF gehouden.

Figuur 5: Schematische weergave van de 28 Gbps SerDes Rx (ingang) trap met de DTSCR lokale klemming en secundaire beveiligingstrappen voor verbeterde CDM-bescherming.

Om aan de S11-retourverliesspecificatie te voldoen, wordt een inductor in serie met de DTSCR geplaatst (figuur 6). Voldoe aan alle specificaties, inclusief CDM. Het FPGA-apparaat bereikt een spanning van meer dan 300V met een piekstroom van 4.5A. Alle analyseresultaten zijn gepresenteerd op het IEW 2011-evenement [10].

Figuur 6: Om aan de S11-specificatie te voldoen, wordt een inductor in serie met de DTSCR geplaatst. De spoel verlaagt de S11-piek bij 10 GHz en 20 GHz.

2. Universele SerDes 16nm, 28Gbps

Snelle (datacenter)communicatiechips met 28 Gbps SerDes in een 16nm-proces vereisen op maat gemaakte ESD-beschermingsoplossingen.

Lokale ESD-klemmen moeten aan de volgende eisen voldoen:

- Bescherming van gevoelige transistoren met een dunne oxidekern van 0.8 V, waarbij de foutspanning onder ESD-belasting lager is dan 3.3 V.

- ESD-klem met lage lekstroom, minder dan 10 nA bij hoge temperatuur (125 °C)

-Een kleine chipoppervlakte maakt meerdere kanalen op dezelfde communicatiechip mogelijk

-Geen weerstand

-> 2 kV HBM

-Maximale ESD-junctiecapaciteit is 100 fF

Figuur 7: Schematisch diagram van het beveiligingsconcept voor differentiële paren Tx-interfaces. Aan beide paden van het differentiële paar zijn een lokale klem en een parallelle omgekeerde diode toegevoegd.

Op basis van een uitgebreide analyse van chips gebaseerd op TSMC's 16nm FinFET-technologie is het ESD-on-SCR-concept gekozen als lokaal klemmechanisme. De TLP-gegevens worden weergegeven in figuur 8.

Bescherm dunne-oxidecomponenten met een stroomsterkte van meer dan 2 ampère in een gebied kleiner dan 1.000 µm². De lekstroom bij hoge temperaturen bedraagt ​​ongeveer 1 nA.

Figuur 8: TLP-meting van een ESD-component op een SCR die als lokale kleminrichting wordt gebruikt. De component bereikt een stroom van meer dan 2A voordat de foutspanning van de dunne-oxide transistoren wordt bereikt.

Figuur 9: Capacitieve simulatie van ESD op SCR (Spice). De capaciteit blijft onder het streefniveau van 100 fF over het gehele spanningsbereik van de PAD.

Om ervoor te zorgen dat de ESD-beveiligingsklem de werking van snelle SerDes niet beïnvloedt, wordt de parasitaire junctiecapaciteit gesimuleerd op de PAD-spanning, zoals weergegeven in figuur 9. Een equivalent model gebaseerd op een diodejunctie wordt gebruikt om de capacitieve belasting van de elektrostatische beveiligingseenheid te simuleren.

3. Siliciumfotonica 28 nm, 28 Gbps

Verschillende bedrijven die aan nieuwe optische transceivers werken, hebben contact met ons opgenomen voor ondersteuning. Voor reguliere I/O met lage snelheid (1.8 V) is de door de foundry geleverde analoge/digitale I/O-bibliotheek voldoende. De ESD-vereiste voor deze PAD's is 2 kV HBM.

Aan de andere kant introduceert analoge I/O in foundry-bibliotheken een buitensporige parasitaire capaciteit in snelle interfaces. Ontwerpers eisen daarom dat de totale ESD-capaciteit wordt teruggebracht tot minder dan 15 fF.

De 28nm CMOS SoC is samen met siliciumfotonica verpakt in een gedeelde/hybride geïntegreerde behuizing (Figuur 10). Omdat deze flip-chip-assemblage in een ESD-gecontroleerde omgeving wordt uitgevoerd, kan het ESD-beschermingsniveau worden verlaagd tot 200V HBM zonder dat dit ten koste gaat van de opbrengst.

Figuur 10: (Voorbeeld) Verpakking van elektronische IC's (drivers) op siliciumfotonica-apparaten met behulp van een flip-chip-bondingproces (?IOP 2016 [11]).

Figuur 11: Vereenvoudigd Tx/output-circuit gebruikt in de SerDes-interface van siliciumfotonica.

De 28 Gbps-interface maakt gebruik van het differentieelpaarconcept, zoals weergegeven in figuur 11. Ontwerp een functioneel circuit van 1 V met transistoren met een kern van 0.9 V om ervoor te zorgen dat de gewenste schakelsnelheden behaald kunnen worden. Deze transistoren beperken echter de beschikbare ESD-ontwerpmarge voor Rx- en Tx-signalen tot 4 V.

Andere vereisten voor ESD-bescherming zijn een lage lekstroom en een klein siliciumoppervlak.

Het ESD-beveiligingsontwerp omvat een compleet lokaal beveiligingsklemconcept, zoals weergegeven in figuur 12. Een 1V-voedingsklem is geïntegreerd om ervoor te zorgen dat alle spanningsomstandigheden lokaal op de interface worden opgevangen en de effecten van busweerstand worden geëlimineerd. De gehele klemstructuur is geïsoleerd van het substraat om ruis van het substraat te verminderen die afkomstig kan zijn van digitale circuits die zich verder op de chip bevinden.

Figuur 12: Schematische weergave van een complete lokale beveiligingsmethode voor de Rx- en Tx-nodes van een SerDes-circuit (links). ESD-componenten gebaseerd op SCR. Een op SCR gebaseerde 1V-spanningsbegrenzer is in dezelfde lay-out geïntegreerd (rechts). De totale oppervlakte van de ESD-componenten bedraagt ​​683.75 µm².

De totale parasitaire capaciteit van de I/O PAD-module bestaat uit verschillende componenten. De junctiecapaciteit kan eenvoudig worden afgeleid uit het door de fabrikant geleverde Spice-model van de diode. De metalen verbindingen van de lokale ESD-klem voegen een aanzienlijke capaciteit toe. De parasitaire metaalcapaciteit kan worden bepaald door PEX-extractie. Het verkleinen van de breedte van de metalen verbindingen vermindert de capaciteit, maar vermindert ook de stabiliteit van de lijn. De minimale metaalbreedte wordt bepaald door ESD-belasting toe te passen op verschillende metalen.

Wanneer klanten ESD-bescherming vereisen met een ultralage capaciteit (ruim onder de 100 fF), wordt het metalen dummy-gedeelte in de PEX-aftakking opgenomen.

Door middel van een iteratief proces (lay-out, PEX-extractie) werd de totale parasitaire capaciteit van het ESD-klemcircuit teruggebracht tot minder dan 15 fF. Het onderstaande diagram toont de verschillende stappen in dit proces. De onderstaande grafiek (Figuur 13) toont de condensatorwaarde versus de bias-spanning op de PAD.

De parasitaire capaciteit naar aarde moet worden verminderd om te voorkomen dat hoogfrequente signalen naar aarde worden afgeleid.

Vergelijking 1: De capacitieve reactantie Xc (in ohm) is omgekeerd evenredig met de signaalfrequentie (f) en de capaciteit (C).

Bij hoge frequenties (>50 GHz) treedt parasitaire capaciteit op als weerstand naar aarde. Deze impedantie moet hoog genoeg zijn. Een condensator van 15 fF heeft een weerstand van ongeveer 200 ohm bij 50 GHz.

Tijdens het iteratieproces werden enkele regels gebruikt om de invloed van metalen verbindingen op de parasitaire capaciteit te verminderen.

-Verwijder onnodige via-verbindingen

- Verminder de hoeveelheid metaal 1 zoveel mogelijk en plaats het alleen bovenop het verbindende diffusiegebied. 

- Voorkom dat metaallaag 1 door het verbindingsgebied heen gaat.

-Verticale (naar boven gerichte) verbinding

Zelfs als de parasitaire capaciteit door de bovenstaande methoden wordt verminderd, is 42% van de parasitaire capaciteit op geavanceerde knooppunten nog steeds gerelateerd aan metaalverbindingen.

Figuur 13: Parasitaire capaciteit op de I/O-spanning (totale capaciteit en alleen de junctiecapaciteit).

De lokale klemmethode van figuur 12 werd vergeleken met twee andere concepten met behulp van transiënte Spice-simulaties van HBM ESD-spanningen.

- Concept 1: Voorgestelde lokale klemming

- Concept 2: I/O PAD-module geleverd door Foundry (dubbele diode en kernvermogensklem voorgesteld door Foundry)

- Concept 3: Combinatie van dubbele diode en Sofics 1V-kernbeveiligingsklem

Uit figuur 14 blijkt duidelijk dat concepten 2 en 3 spanningsdalingen produceren die veel hoger zijn dan de foutspanning (4V) [12] van gevoelige circuits gebaseerd op dunne-oxide transistoren [12].

Figuur 14: Transiënte Spice-simulatie onder HBM-stress. Drie concepten werden vergeleken om te verifiëren dat de spanningsval op gevoelige knooppunten onder een maximum van 4V blijft tijdens ESD-stress. Alleen de aanbevolen lokale klemming kan de ESD-stress onder de 4V houden. Vergelijkingen werden gemaakt met behulp van 1kV HBM-stress en ESD-schaalvergroting van het apparaat naar 1kV robuustheid. Simuleer de snapback van de lokale klemming van de SCR met behulp van een gecombineerd NPN/PNP-model.

4. Siliciumfotonica 7nm FinFET

Om de bandbreedte van optische interconnecties verder te vergroten (tot boven de 56 Gbps), hebben onze klanten gekozen voor de 7nm FinFET-technologie van TSMC.

De voorgestelde oplossing is vergelijkbaar met figuur 12. Er zijn twee versies van ESD-beveiliging ontwikkeld, één met een parasitaire capaciteit van 50 fF en een andere met een kleine capaciteit van minder dan 15 fF. Deze casestudies zullen in het artikel worden opgenomen.

Uit voorlopige tests van TSMC's 7nm FinFET-proces blijkt dat het lokale ESD-klemcircuit op de SCR het gewenste effect heeft (Figuur 15).

Bij 7nm-technologie is de foutspanning van de kerntransistoren (gate-source en drain-source) ongeveer 3V. Gelukkig is er in veel SerDes-toepassingen meer speelruimte doordat andere transistoren in serie zijn geschakeld (figuur 11). Volgens het circuitprincipe is de foutspanning van deze circuits ongeveer 4-5V.

In twee ontwerpen voor snelle interfaces zijn 7nm ESD-klemmen geïntegreerd. Op het moment van schrijven zijn er nog geen samples van deze producten beschikbaar, waardoor er nog geen CDM-gegevens zijn.

Figuur 15: TLP-analyse van het ESD-on-SCR-concept gebaseerd op TSMC 7nm-technologie. Bescherming van gevoelige kerntransistoren. Dit referentieapparaat voor 2kV HBM-prestaties is verkleind tot versies van 15 fF en 50 fF om snelle SerDes te beschermen.

Samenvatten

Traditionele ESD-beveiligingsconcepten met "dubbele diode" voor analoge I/O-padmodules hebben problemen ondervonden bij de bescherming van snelle SerDes-interfaces in geavanceerde CMOS- en FinFET-technologieën. De totale spanningsval over de diodes, busweerstanden en voedingsklemmen kan gemakkelijk de foutspanning van de kerntransistor overschrijden. Bovendien vormt de "diode-up"-configuratie een extra beperkende factor.

Dit werk presenteert verschillende casestudies waarin het concept met dubbele diode wordt vervangen door een lokale ESD-beveiligingsklem.

I/O PAD-module gebaseerd op gepatenteerde diodetriggering en ESD-on-SCR-componenten. Lokale begrenzing vermindert de afhankelijkheid van de busweerstand, verlaagt de begrenzingsspanning en maakt het mogelijk om elke analoge I/O afzonderlijk te optimaliseren. Bovendien tonen deze voorbeelden aan dat het mogelijk is om ESD-bescherming te creëren met een zeer lage parasitaire capaciteit en een klein siliciumoppervlak.

De gegevens zijn gebaseerd op speciale ESD-testchips op geavanceerde CMOS- en FinFET-nodes. De analoge I/O in dit onderzoek wordt door meer dan 20 bedrijven gebruikt om snelle SerDes-interfaces te beschermen in 28nm CMOS-, 16n/12nm- en 7nm FinFET-technologieën.

Disclaimer: Dit artikel is overgenomen van "IP and SOC Design", een organisatie die de bescherming van intellectuele eigendomsrechten ondersteunt. Vermeld bij herpublicatie de oorspronkelijke bron en auteur. Neem bij inbreuk contact met ons op zodat we het artikel kunnen verwijderen.