Di dunia saat ini, permintaan akan transmisi data meningkat dari hari ke hari. Jumlah data yang dikonsumsi orang setiap hari untuk menonton video terus meningkat. Dengan semakin populernya ponsel pintar, aplikasi komputer, pusat data, dan pertukaran informasi jarak jauh, permintaan akan berbagai bandwidth terus tumbuh. Permintaan ini pada gilirannya telah mendorong industri semikonduktor untuk terus mengembangkan dan mencari pengembangan antarmuka nirkabel, kabel, dan optik yang lebih cepat. Beberapa tahun yang lalu, batas kecepatan sekitar 10 Gbps. Baru-baru ini, sirkuit beroperasi pada 56 Gbps atau bahkan 112 Gbps.

Untuk antarmuka komunikasi berkecepatan tinggi seperti itu, perancang chip perlu membatasi kapasitansi parasitik dari klem proteksi ESD on-chip yang terhubung ke antarmuka. Karena metode ESD tradisional memiliki kekurangan, sirkuit I/O analog khusus diperlukan. Artikel ini mendemonstrasikan solusi ESD yang telah teruji di silikon untuk proses CMOS TSMC 28nm dan proses FinFET TSMC 16nm, 12nm, dan 7nm. Kapasitansi parasitik solusi ESD dikurangi hingga kurang dari 100fF, dan untuk beberapa aplikasi fotonik silikon, bahkan dikurangi hingga kurang dari 20fF.

Gambar 1 menunjukkan metode ESD tradisional untuk mensimulasikan modul I/O PAD. Metode ini terdiri dari dioda yang menghubungkan Vss ke I/O PAD dan dioda yang menghubungkan modul I/O PAD ke Vdd serta penjepit daya/rel antara Vdd dan Vss [1-5].

Para perancang IC menyukainya karena kedua desain dioda ini mudah diimplementasikan, memiliki ukuran silikon yang kecil, dan kapasitansi parasitik yang cukup rendah.

Gambar 1: Metode ESD tradisional yang diterapkan pada banyak modul I/O PAD: satu dioda dari Vss ke I/O dan dioda lain dari I/O ke Vdd. Satu power clamp digunakan untuk kombinasi tegangan 1/2.

Untuk node yang sensitif, perancang IC akan menambahkan resistor isolasi antara I/O dan rangkaian untuk meningkatkan jendela desain ESD. Jika rangkaian fungsional tidak dapat menangani arus pelepasan elektrostatik (ESD), tambahkan penjepit sekunder setelah resistor isolasi (Gambar 2).

Gambar 2: Terkadang, perancang IC akan menambahkan resistor di antara modul I/O PAD dan rangkaian serta menempatkan penjepit sekunder kecil di depan rangkaian yang sensitif. Hal ini meningkatkan jendela desain ESD.

Ada beberapa masalah dengan pendekatan sederhana ini, terutama dengan antarmuka berkecepatan tinggi:

(1) Resistansi isolasi sangat mempengaruhi pengoperasian kecepatan tinggi dan meningkatkan kebisingan.

(2) Dioda ESD dapat menimbulkan kapasitansi parasitik yang berlebihan antara PAD sinyal dan saluran daya.

(3) Karena adanya kopling noise antara PAD dan Vdd atau tegangan sinyal mungkin lebih tinggi dari tegangan referensi Vdd, atau karena masalah pencocokan, beberapa antarmuka tidak dapat menahan stimulasi tegangan yang disebabkan oleh dioda dari modul I/O PAD ke Vdd.

(4) Untuk node sensitif, penurunan tegangan total pada jalur arus ESD yang diharapkan mungkin lebih tinggi daripada tegangan kesalahan sirkuit fungsional [5].

Cara mudah untuk mengurangi kapasitansi (pertanyaan 2) dan meningkatkan toleransi tegangan (pertanyaan 3) adalah dengan menggunakan 2 atau lebih dioda secara seri. Namun, hal ini menyebabkan penurunan tegangan yang lebih tinggi di bawah tekanan ESD, sehingga memperburuk masalah 4. Pada tahun 2017, alternatif dengan konsep bipolar baru diusulkan [6-7].

Artikel ini membahas sebuah proyek di mana perancang IC mengganti pendekatan ESD dual-diode tradisional dengan konsep penjepitan proteksi lokal, seperti yang ditunjukkan pada Gambar 3. Jika operasi fungsional tidak dapat mentolerir dioda yang menghubungkan "IN" ke Vdd, maka dioda tersebut dapat dilepas. Hal ini umum terjadi pada keluaran fail-safe, hot-plug, open-drain, input cold-standby, atau antarmuka tahan tegangan berlebih [8].

Gambar 3: Skema rangkaian sederhana menggunakan proteksi ESD penjepit lokal. Jika pengoperasian fungsional diperlukan, dioda antara IN dan Vdd dapat dilepas. Dalam beberapa kasus, penjepit lain ditambahkan antara Vdd dan "IN".

Metode penjepitan lokal memiliki banyak keunggulan:

(1) Mengurangi ketergantungan pada hambatan bus

(2) Penurunan tegangan dalam kondisi ESD sangat berkurang tanpa memerlukan resistor isolasi, sehingga sangat cocok untuk node sensitif.

(3) Menyediakan berbagai pilihan untuk mengurangi kapasitansi parasit (lihat studi kasus di bawah)

(4) Setiap PAD I/O dapat dioptimalkan secara terpisah. Misalnya: Beberapa PAD mungkin memerlukan toleransi ESD yang lebih tinggi, jika tidak, mereka tidak dapat menahan pelepasan dioda antara I/O dan Vdd.

Studi kasus berikut merangkum beberapa metode penjepitan lokal dengan kapasitansi parasit (ultra)rendah untuk melindungi antarmuka SerDes berkecepatan tinggi mulai dari CMOS 28nm hingga FinFET 7nm. Berbagai jenis penjepitan lokal berbasis SCR digunakan dalam studi kasus ini (Gambar 4). SCR yang dipicu dioda dan ESD-on-SCR sebelumnya digunakan untuk melindungi antarmuka LNA nirkabel [9].

Gambar 4: Dua klip proteksi ESD yang digunakan dalam studi kasus. Setelah level IO menaikkan tegangan jatuh dioda (Anoda-G2) di atas tegangan Vdd, Sofics ESD-on-SCR akan terpicu. Setelah Anoda-G2 dan dioda pemicu diberi bias maju, Sofics DTSCR akan menyala.

1.FPGA 28nm, SerDes 28Gbps

Untuk serangkaian produk FPGA canggih dalam proses 28nm TSMC, pelanggan memerlukan unit perlindungan ESD yang disesuaikan. Antarmuka SerDes 28Gbps memerlukan spesifikasi berikut:

-Kapasitansi parasitik jauh di bawah 100fF.

-Tingkat ESD: > 1kV HBM; > 250V CDM

Versi yang diperkecil dari penjepit Sofics DTSCR dipilih untuk perlindungan lokal antarmuka Tx dan Rx. Penjepit CDM lokal sekunder ditambahkan di belakang resistor isolasi untuk melindungi oksida gerbang tipis di casing Rx (Gambar 5). Kapasitansi parasitik DTSCR, dioda terbalik, dan koneksi logam dijaga di bawah 80fF.

Gambar 5: Skema tahap Rx (input) SerDes 28Gbps yang menunjukkan tahap penjepitan lokal DTSCR dan perlindungan sekunder untuk peningkatan perlindungan CDM.

Untuk memenuhi spesifikasi S11–Return Loss, sebuah induktor ditempatkan secara seri dengan DTSCR (Gambar 6). Mematuhi semua spesifikasi termasuk CDM. Perangkat FPGA mencapai lebih dari 300V dengan arus puncak 4.5A. Semua hasil analisis telah dipresentasikan pada acara IEW 2011 [10].

Gambar 6: Untuk memenuhi spesifikasi S11, sebuah induktor ditempatkan secara seri dengan DTSCR. Kumparan tersebut mengurangi puncak S11 pada 10 GHz dan 20 GHz.

2. Universal SerDes 16nm, 28Gbps

Chip komunikasi berkecepatan tinggi (pusat data) dengan SerDes 28 Gbps dalam proses 16nm memerlukan solusi perlindungan ESD yang disesuaikan.

Penjepit ESD lokal harus memenuhi persyaratan berikut:

- Perlindungan transistor inti oksida tipis 0.8V yang sensitif terhadap tegangan gangguan di bawah tekanan ESD 3.3V

-Penjepit ESD dengan kebocoran rendah, kurang dari 10nA pada suhu tinggi (125°C)

-Ukuran silikon yang kecil memungkinkan banyak saluran pada chip komunikasi yang sama

-Tidak ada resistor

-> 2kV HBM

-Kapasitansi sambungan ESD maksimum adalah 100fF

Gambar 7: Diagram skematik konsep proteksi pasangan diferensial antarmuka Tx. Sebuah penjepit lokal dan dioda pembalik paralel ditambahkan ke kedua jalur pasangan diferensial.

Berdasarkan analisis ekstensif terhadap chip berbasis teknologi FinFET 16nm TSMC, konsep ESD-on-SCR dipilih sebagai perangkat penjepit lokal. Data TLP ditunjukkan pada Gambar 8.

Lindungi perangkat oksida tipis di atas 2 ampere pada area kurang dari 1.000 µm². Kebocoran pada suhu tinggi sekitar 1 nA.

Gambar 8: Pengukuran TLP dari perangkat ESD pada SCR yang digunakan sebagai perangkat penjepit lokal. Perangkat tersebut mencapai lebih dari 2A sebelum mencapai tegangan kesalahan transistor oksida tipis.

Gambar 9: Simulasi kapasitif ESD pada SCR (Spice). Kapasitansi tetap di bawah tingkat target 100fF pada rentang tegangan PAD.

Untuk memastikan bahwa penjepit proteksi ESD tidak memengaruhi pengoperasian SerDes berkecepatan tinggi, kapasitansi sambungan parasit disimulasikan pada tegangan PAD, seperti yang ditunjukkan pada Gambar 9. Model ekivalen berdasarkan sambungan dioda digunakan untuk mensimulasikan beban kapasitif dari unit proteksi elektrostatik.

3. Fotonik Silikon 28nm, 28Gbps

Beberapa perusahaan yang sedang mengerjakan transceiver optik baru menghubungi kami untuk meminta dukungan. Untuk I/O kecepatan rendah reguler (1.8V), pustaka I/O analog/digital yang disediakan oleh pabrik sudah memadai. Persyaratan ESD untuk PAD ini adalah 2kV HBM.

Di sisi lain, I/O analog di pustaka foundry menimbulkan kapasitansi parasitik yang berlebihan pada antarmuka berkecepatan tinggi. Para perancang mensyaratkan agar total kapasitansi ESD dikurangi hingga kurang dari 15fF.

SoC CMOS 28nm dikemas bersama dengan fotonik silikon dalam paket terintegrasi bersama/hibrida (Gambar 10). Karena perakitan flip-chip ini dilakukan dalam lingkungan yang terkontrol ESD, tingkat perlindungan ESD dapat dikurangi menjadi 200V HBM tanpa memengaruhi hasil produksi.

Gambar 10: (Contoh) Pengemasan IC elektronik (driver) pada perangkat fotonik silikon menggunakan proses ikatan flip-chip (?IOP 2016 [11]).

Gambar 11: Sirkuit Tx/output yang disederhanakan yang digunakan dalam antarmuka SerDes fotonik silikon.

Antarmuka 28Gbps menggunakan konsep pasangan diferensial, seperti yang ditunjukkan pada Gambar 11. Buat rangkaian fungsional 1V menggunakan transistor inti 0.9V untuk memastikan kecepatan switching dapat tercapai. Namun, transistor ini mengurangi jendela desain ESD yang tersedia untuk sinyal Rx, Tx menjadi 4V.

Persyaratan lain untuk perlindungan ESD meliputi pengoperasian dengan kebocoran rendah dan area silikon yang kecil.

Desain perlindungan ESD mencakup konsep penjepitan perlindungan lokal lengkap seperti yang ditunjukkan pada Gambar 12. Penjepitan catu daya 1V diintegrasikan untuk memastikan bahwa semua kondisi tegangan ditangani secara lokal pada antarmuka dan efek resistansi bus dihilangkan. Seluruh struktur penjepitan diisolasi dari substrat untuk mengurangi kebisingan dari substrat yang mungkin berasal dari rangkaian digital yang terletak lebih jauh pada chip.

Gambar 12: Skema metode perlindungan lokal lengkap untuk node Rx dan Tx dari rangkaian SerDes (kiri). Perangkat ESD berbasis SCR. Penjepit daya 1V berbasis SCR terintegrasi dalam tata letak yang sama (kanan). Luas total ESD adalah 683.75 µm².

Kapasitansi parasit total pada modul I/O PAD terdiri dari berbagai aspek. Kapasitansi sambungan dapat dengan mudah diperoleh dari model Spice dioda yang disediakan oleh pabrik. Sambungan logam dari penjepit ESD lokal menambahkan kapasitansi yang signifikan. Kapasitansi logam parasit dapat diperoleh dari ekstraksi PEX. Mengurangi lebar sambungan logam mengurangi kapasitansi, tetapi juga mengurangi stabilitas saluran. Lebar logam minimum diperoleh dengan menerapkan tegangan ESD pada logam yang berbeda.

Jika pelanggan memerlukan perlindungan ESD menggunakan kapasitansi ultra-rendah (jauh di bawah 100fF), bagian dummy logam akan disertakan dalam ekstraksi PEX.

Melalui proses iteratif (tata letak, ekstraksi PEX), total kapasitansi parasitik dari rangkaian penjepit ESD dikurangi hingga kurang dari 15fF. Diagram di bawah ini akan menunjukkan berbagai langkah dalam proses ini. Grafik di bawah ini (Gambar 13) menunjukkan nilai kapasitor terhadap tegangan bias pada PAD.

Kapasitansi parasitik ke tanah harus dikurangi untuk mencegah sinyal frekuensi tinggi mengalir ke tanah.

Persamaan 1: Reaktansi kapasitif Xc (dalam ohm) berbanding terbalik dengan frekuensi sinyal (f) dan kapasitansi (C)

Untuk frekuensi tinggi (>50 GHz), kapasitansi parasit muncul sebagai resistansi ke tanah. Impedansi ini harus cukup tinggi. Kapasitor 15 fF memiliki resistansi sekitar 200 ohm pada 50 GHz.

Selama proses iterasi, untuk mengurangi dampak koneksi logam pada kapasitansi parasit, beberapa aturan digunakan.

-Hapus koneksi via yang tidak perlu

- Kurangi ukuran logam 1 sebisa mungkin dan letakkan hanya di atas area difusi penghubung. 

- Mencegah lapisan logam 1 melewati area sambungan.

-Koneksi vertikal (ke atas)

Sekalipun kapasitansi parasitik dikurangi melalui metode-metode di atas, 42% dari kapasitansi parasitik pada node-node canggih masih terkait dengan koneksi logam.

Gambar 13: Kapasitansi parasit pada tegangan I/O (hanya kapasitansi total dan kapasitansi sambungan).

Metode penjepitan lokal pada Gambar 12 dibandingkan dengan 2 konsep lain menggunakan simulasi Spice transien dari tegangan ESD HBM.

- Konsep 1: Usulan penjepitan lokal

- Konsep 2: Modul I/O PAD yang disediakan oleh Foundry (dioda ganda dan penjepit daya inti disarankan oleh Foundry)

- Konsep 3: Kombinasi Penjepit Perlindungan Inti 1V Dioda Ganda dan Sofics

Dari Gambar 14 jelas bahwa Konsep 2 dan 3 menghasilkan penurunan tegangan yang jauh lebih tinggi daripada tegangan kesalahan (4V) [12] dari rangkaian sensitif berdasarkan transistor oksida tipis [12].

Gambar 14: Simulasi Spice transien di bawah tekanan HBM. 3 konsep dibandingkan untuk memverifikasi bahwa penurunan tegangan pada node sensitif tetap di bawah maksimum 4V selama tekanan ESD. Hanya penjepitan lokal yang direkomendasikan yang dapat menjaga tekanan ESD di bawah 4V. Perbandingan dilakukan menggunakan tekanan HBM 1kV dan penskalaan perangkat ESD ke ketahanan 1kV. Simulasikan pemulihan cepat penjepitan lokal SCR menggunakan model NPN/PNP gabungan.

4. Fotonik Silikon 7nm FinFET

Untuk lebih meningkatkan bandwidth interkoneksi optik (melebihi 56 Gbps), pelanggan kami telah mengadopsi teknologi TSMC 7nm FinFET.

Solusi yang diusulkan mirip dengan Gambar 12. Dua versi perlindungan ESD telah dibuat, satu dengan kapasitansi parasitik 50fF dan yang lainnya dengan kapasitansi kecil di bawah 15fF. Dalam makalah ini, studi kasus tersebut akan disertakan.

Pengujian awal proses FinFET 7nm TSMC menunjukkan bahwa sirkuit penjepitan lokal ESD pada SCR memiliki efek yang diinginkan (Gambar 15).

Pada teknologi 7nm, tegangan kegagalan transistor inti (gate ke source dan drain ke source) sekitar 3V. Untungnya, dalam banyak aplikasi SerDes terdapat ruang gerak yang lebih besar karena transistor lain dihubungkan secara seri (Gambar 11). Menurut prinsip rangkaian, tegangan kesalahan rangkaian ini sekitar 4-5V.

Penjepit ESD 7nm telah diintegrasikan ke dalam 2 desain untuk antarmuka berkecepatan tinggi. Pada saat penulisan ini, sampel produk-produk tersebut belum tersedia, sehingga data CDM belum dapat diakses.

Gambar 15: Analisis TLP dari konsep ESD-on-SCR berdasarkan teknologi TSMC 7nm. Melindungi transistor inti yang sensitif. Perangkat referensi ini untuk kinerja HBM 2kV telah diperkecil menjadi versi 15fF dan 50fF untuk melindungi SerDes berkecepatan tinggi.

Meringkaskan

Konsep perlindungan ESD "dioda ganda" tradisional untuk modul PAD I/O analog telah mengalami masalah dalam melindungi antarmuka SerDes berkecepatan tinggi pada node CMOS dan FinFET canggih. Total penurunan tegangan di seluruh dioda, resistor bus, dan penjepit daya dapat dengan mudah melebihi tegangan kesalahan transistor inti. Selain itu, "dioda aktif" menambahkan faktor pembatas.

Karya ini menunjukkan beberapa studi kasus di mana konsep dioda ganda digantikan dengan penjepit perlindungan ESD lokal.

Modul I/O PAD berbasis pemicu dioda dan perangkat ESD-on-SCR milik perusahaan. Penjepitan lokal mengurangi ketergantungan resistansi bus, menurunkan tegangan penjepitan, dan memungkinkan setiap I/O analog dioptimalkan secara individual. Lebih lanjut, kasus-kasus ini menunjukkan bahwa dimungkinkan untuk menciptakan perlindungan ESD dengan kapasitansi parasitik yang sangat rendah dan area silikon yang kecil.

Data didasarkan pada chip uji ESD khusus pada node CMOS dan FinFET canggih. I/O analog dalam penelitian ini digunakan oleh lebih dari 20 perusahaan untuk melindungi antarmuka SerDes berkecepatan tinggi pada teknologi CMOS 28nm, FinFET 16nm/12nm, dan 7nm.

Penafian: Artikel ini direproduksi dari "IP and SOC Design", yang mendukung perlindungan hak kekayaan intelektual. Harap sebutkan sumber asli dan penulis dari cetakan ulang. Jika ada pelanggaran, silakan hubungi kami untuk menghapusnya.