Dans le monde actuel, la demande en transmission de données croît de jour en jour. La quantité de données consommées quotidiennement par les internautes pour regarder des vidéos ne cesse d'augmenter. Avec la popularisation des smartphones, des applications informatiques, des centres de données et des échanges d'informations à longue distance, la demande en bande passante ne cesse de croître. Cette demande a incité l'industrie des semi-conducteurs à poursuivre son développement et à accélérer celui des interfaces sans fil, filaires et optiques. Il y a quelques années, la vitesse maximale était d'environ 10 Gbit/s. Aujourd'hui, les circuits fonctionnent à 56 Gbit/s, voire 112 Gbit/s.

Pour les interfaces de communication à haut débit, les concepteurs de puces doivent limiter la capacité parasite des circuits de protection ESD intégrés. Les méthodes ESD traditionnelles présentant des limitations, des circuits d'E/S analogiques spécifiques sont nécessaires. Cet article présente des solutions ESD éprouvées sur silicium pour les procédés CMOS 28 nm et FinFET 16 nm, 12 nm et 7 nm de TSMC. La capacité parasite de ces solutions est réduite à moins de 100 fF, voire à moins de 20 fF pour certaines applications de photonique sur silicium.

La figure 1 illustre la méthode ESD traditionnelle de simulation d'un module I/O PAD. Elle consiste en une diode reliant Vss au module I/O PAD et une diode reliant le module I/O PAD à Vdd, ainsi qu'en un circuit de limitation de tension entre Vdd et Vss [1-5].

Les concepteurs de circuits intégrés les apprécient car ces deux modèles de diodes sont faciles à mettre en œuvre, ont une empreinte en silicium réduite et une capacité parasite relativement faible.

Figure 1 : Méthodes ESD traditionnelles appliquées à de nombreux modules E/S PAD : une diode entre Vss et E/S et une autre diode entre E/S et Vdd. Un limiteur de tension est utilisé pour la combinaison de contrainte 1/2.

Pour les nœuds sensibles, les concepteurs de circuits intégrés ajoutent une résistance d'isolation entre l'E/S et le circuit afin d'élargir la plage de tolérance aux décharges électrostatiques (DES). Si le circuit fonctionnel ne supporte pas le courant de DES, il convient d'ajouter un limiteur secondaire après la résistance d'isolation (Figure 2).

Figure 2 : Il arrive que les concepteurs de circuits intégrés ajoutent une résistance entre le module d’E/S et le circuit, et placent un petit circuit de protection secondaire en amont du circuit sensible. Cela permet d’élargir la plage de conception en matière de protection contre les décharges électrostatiques.

Cette approche simpliste présente plusieurs problèmes, notamment avec les interfaces haut débit :

(1) La résistance d'isolation affecte sérieusement le fonctionnement à grande vitesse et augmente le bruit.

(2) Les diodes ESD peuvent introduire une capacité parasite excessive entre le PAD de signal et la ligne d'alimentation.

(3) En raison du couplage de bruit entre PAD et Vdd ou de la tension du signal qui peut être supérieure à la tension de référence Vdd, ou en raison de problèmes d'adaptation, certaines interfaces ne peuvent pas supporter la stimulation de tension causée par la diode du module PAD d'E/S à Vdd.

(4) Pour les nœuds sensibles, la chute de tension totale sur le chemin de courant ESD prévu peut être supérieure à la tension de défaut du circuit fonctionnel [5].

Une solution simple pour réduire la capacité (question 2) et augmenter la tolérance aux tensions (question 3) consiste à utiliser deux diodes ou plus en série. Cependant, cela entraîne des chutes de tension plus importantes sous contrainte ESD, aggravant ainsi le problème 4. En 2017, une alternative basée sur un nouveau concept bipolaire a été proposée [6-7].

Cet article décrit un projet dans lequel le concepteur de circuits intégrés a remplacé la protection ESD traditionnelle à double diode par un concept de limitation de protection locale, comme illustré sur la figure 3. Si le fonctionnement ne tolère pas le passage de la diode de « IN » à Vdd, celle-ci peut être retirée. Ce cas de figure est typique des sorties à sécurité intégrée, remplaçables à chaud, à drain ouvert, des entrées de veille à froid ou des interfaces résistantes aux surtensions [8].

Figure 3 : Schéma simplifié du circuit utilisant une protection ESD par clamp local. Si un fonctionnement normal est requis, la diode entre IN et Vdd peut être supprimée. Dans certains cas, un autre clamp est ajouté entre Vdd et IN.

La méthode de serrage local présente de nombreux avantages :

(1) Réduire la dépendance à la résistance du bus

(2) La chute de tension dans des conditions ESD est grandement réduite sans avoir besoin de résistances d'isolation, ce qui la rend très adaptée aux nœuds sensibles.

(3) Offre différentes options pour réduire la capacité parasite (voir l'étude de cas ci-dessous)

(4) Chaque PAD d'E/S peut être optimisée individuellement. Par exemple : certaines PAD peuvent nécessiter une tolérance aux décharges électrostatiques plus élevée, faute de quoi elles ne peuvent pas supporter la décharge de la diode entre l'E/S et Vdd.

L’étude de cas suivante résume plusieurs méthodes de limitation locale à (ultra)faible capacité parasite pour protéger les interfaces SerDes haut débit, des technologies CMOS 28 nm aux FinFET 7 nm. Différents types de limitation locale à base de SCR ont été utilisés (Fig. 4). Les SCR à diode et les SCR à protection ESD ont déjà été utilisés pour protéger les interfaces LNA sans fil [9].

Figure 4 : Deux clips de protection ESD utilisés dans l’étude de cas. Lorsque le niveau IO fait passer la tension de la diode (Anode-G2) au-dessus de la tension Vdd, le dispositif ESD-on-SCR de Sofics est déclenché. Une fois qu’Anode-G2 et la diode de déclenchement sont polarisées en direct, le DTSCR de Sofics s’active.

1.FPGA 28 nm, 28 Gbit/s SerDes

Pour une série de produits FPGA avancés gravés en 28 nm par TSMC, les clients exigent des unités de protection ESD personnalisées. L'interface SerDes 28 Gbit/s requiert les spécifications suivantes :

-La capacité parasite est largement inférieure à 100 fF.

Niveau de décharge électrostatique : > 1 kV HBM ; > 250 V CDM

Une version réduite du circuit intégré Sofics DTSCR a été choisie pour la protection locale des interfaces Tx et Rx. Un circuit intégré CDM secondaire est ajouté en aval de la résistance d'isolation afin de protéger la fine couche d'oxyde de grille côté récepteur (Figure 5). La capacité parasite du DTSCR, de la diode inverse et des connexions métalliques est maintenue en dessous de 80 fF.

Figure 5 : Schéma de l'étage SerDes Rx 28 Gbps (entrée) montrant le verrouillage local DTSCR et les étages de protection secondaires pour une protection CDM améliorée.

Pour respecter la spécification S11 – Perte de retour, une inductance est placée en série avec le DTSCR (Figure 6). Toutes les spécifications, y compris CDM, sont respectées. Le FPGA atteint une tension supérieure à 300 V avec un courant de crête de 4.5 A. L’ensemble des résultats d’analyse a été présenté lors de la conférence IEW 2011 [10].

Figure 6 : Pour respecter la spécification S11, une inductance est placée en série avec le DTSCR. La bobine réduit le pic S11 à 10 GHz et 20 GHz.

2. SerDes universel 16 nm, 28 Gbit/s

Les puces de communication à haut débit (centre de données) avec SerDes 28 Gbps en processus 16 nm nécessitent des solutions de protection ESD personnalisées.

Les pinces ESD locales doivent répondre aux exigences suivantes :

- Protection des transistors à noyau d'oxyde mince sensibles de 0.8 V présentant une tension de défaut inférieure à 3.3 V sous contrainte ESD

-Bloc ESD à faible courant de fuite, inférieur à 10 nA à haute température (125 °C)

-L'encombrement réduit en silicium permet d'intégrer plusieurs canaux sur une même puce de communication.

-Pas de résistance

-> 2kV HBM

- La capacité maximale de la jonction ESD est de 100 fF

Figure 7 : Schéma du principe de protection des paires différentielles d’interfaces Tx. Un limiteur local et une diode inverse en parallèle sont ajoutés aux deux voies de la paire différentielle.

Suite à une analyse approfondie des puces basées sur la technologie FinFET 16 nm de TSMC, le concept ESD-on-SCR a été retenu comme dispositif de protection locale. Les données TLP sont présentées sur la figure 8.

Protéger les composants à couche d'oxyde mince de plus de 2 ampères sur une surface inférieure à 1 1.000 µm². Le courant de fuite à haute température est d'environ 2 nA.

Figure 8 : Mesure TLP d’un dispositif ESD sur un SCR utilisé comme dispositif de limitation locale. Le dispositif atteint plus de 2 A avant d’atteindre la tension de défaut des transistors à oxyde mince.

Figure 9 : Simulation capacitive de la décharge électrostatique sur un SCR (Spice). La capacité reste inférieure au seuil cible de 100 fF sur toute la plage de tension du PAD.

Pour garantir que le dispositif de protection ESD n'affecte pas le fonctionnement du SerDes haute vitesse, la capacité de jonction parasite est simulée sur la tension PAD, comme illustré sur la figure 9. Un modèle équivalent basé sur une jonction de diode est utilisé pour simuler la charge capacitive de l'unité de protection électrostatique.

3. Photonique sur silicium 28 nm, 28 Gbit/s

Plusieurs entreprises travaillant sur de nouveaux émetteurs-récepteurs optiques nous ont contactés pour obtenir de l'aide. Pour les E/S basse vitesse classiques (1.8 V), la bibliothèque d'E/S analogiques/numériques fournie par la fonderie est suffisante. La protection contre les décharges électrostatiques (DES) requise pour ces modules d'interface est de 2 kV HBM.

En revanche, les E/S analogiques des bibliothèques de fonderie introduisent une capacité parasite excessive sur les interfaces haut débit. Les concepteurs exigent que la capacité ESD totale soit réduite à moins de 15 fF.

Le SoC CMOS 28 nm est intégré avec des composants photoniques sur silicium dans un boîtier hybride (Figure 10). Grâce à l'assemblage flip-chip réalisé dans un environnement protégé contre les décharges électrostatiques (DES), le niveau de protection DES peut être réduit à 200 V HBM sans incidence sur le rendement.

Figure 10 : (Exemple) Conditionnement de circuits intégrés électroniques (pilotes) sur des dispositifs photoniques en silicium utilisant un processus de liaison flip-chip (?IOP 2016 [11]).

Figure 11 : Circuit Tx/sortie simplifié utilisé dans l'interface SerDes de la photonique sur silicium.

L'interface 28 Gbit/s utilise le concept de paire différentielle, comme illustré sur la figure 11. Un circuit fonctionnel de 1 V, utilisant des transistors à noyau de 0.9 V, est conçu pour garantir les vitesses de commutation requises. Toutefois, ces transistors réduisent la plage de tension de protection contre les décharges électrostatiques (DES) disponible pour les signaux de réception et d'émission à 4 V.

Parmi les autres exigences en matière de protection contre les décharges électrostatiques, on peut citer un faible courant de fuite et une petite surface de silicium.

La conception de la protection contre les décharges électrostatiques (DES) repose sur un système de limitation de tension de protection locale complet, comme illustré sur la figure 12. Une limitation de tension d'alimentation de 1 V est intégrée afin de garantir que toutes les contraintes soient gérées localement au niveau de l'interface et que les effets de la résistance du bus soient éliminés. L'ensemble de la structure de limitation est isolé du substrat afin de réduire le bruit provenant de ce dernier et susceptible d'être induit par des circuits numériques situés plus loin sur la puce.

Figure 12 : Schéma d’une méthode de protection locale complète pour les nœuds Rx et Tx d’un circuit SerDes (à gauche). Dispositifs de protection contre les décharges électrostatiques (DES) à base de SCR. Un limiteur de tension de 1 V à base de SCR est intégré dans le même schéma (à droite). La surface totale de protection contre les DES est de 683.75 µm².

La capacité parasite totale du module d'E/S comprend différents éléments. La capacité de jonction peut être facilement calculée à partir du modèle Spice de la diode fourni par la fonderie. Les connexions métalliques du dispositif de protection ESD local ajoutent une capacité significative. La capacité parasite métallique peut être extraite du PEX. Réduire la largeur des connexions métalliques diminue la capacité, mais aussi la stabilité de la ligne. La largeur minimale des connexions métalliques est déterminée en appliquant une contrainte ESD à différents métaux.

Lorsque les clients exigent une protection ESD utilisant une capacité ultra-faible (bien inférieure à 100 fF), la section factice en métal sera incluse dans l'extraction PEX.

Grâce à un processus itératif (implantation, extraction des données PEX), la capacité parasite totale du circuit de protection ESD a été réduite à moins de 15 fF. Le schéma ci-dessous illustre les différentes étapes de ce processus. Le graphique ci-dessous (figure 13) représente la valeur du condensateur en fonction de la tension de polarisation appliquée à la pastille de connexion.

Il est nécessaire de réduire la capacité parasite à la terre afin d'empêcher les signaux haute fréquence de se dériver vers la terre.

Équation 1 : La réactance capacitive Xc (en ohms) est inversement proportionnelle à la fréquence du signal (f) et à la capacité (C).

Aux hautes fréquences (> 50 GHz), la capacité parasite se manifeste par une résistance à la masse. Cette impédance doit être suffisamment élevée. Un condensateur de 15 fF présente une résistance d'environ 200 ohms à 50 GHz.

Au cours du processus itératif, afin de réduire l'impact des connexions métalliques sur la capacité parasite, certaines règles ont été utilisées

-Supprimer les connexions via inutiles

- Réduisez autant que possible la quantité de métal 1 et placez-le uniquement au-dessus de la zone de diffusion de connexion. 

- Empêcher la couche métallique 1 de traverser la zone de jonction.

- Connexion verticale (vers le haut)

Même si la capacité parasite est réduite grâce aux méthodes ci-dessus, 42 % de la capacité parasite sur les nœuds avancés est toujours liée aux connexions métalliques.

Figure 13 : Capacité parasite sur la tension d'E/S (capacité totale et de jonction uniquement).

La méthode de serrage local de la figure 12 a été comparée à 2 autres concepts à l'aide de simulations transitoires Spice des contraintes ESD HBM.

- Concept 1 : Fixation locale proposée

- Concept 2 : Module E/S PAD fourni par Foundry (double diode et limitation de puissance du noyau suggérées par Foundry)

- Concept 3 : Combinaison de diode double et de bride de protection du noyau Sofics 1 V

D'après la figure 14, il est clair que les concepts 2 et 3 produisent des chutes de tension beaucoup plus élevées que la tension de défaut (4V) [12] des circuits sensibles basés sur des transistors à oxyde mince [12].

Figure 14 : Simulation transitoire Spice sous contrainte HBM. Trois concepts ont été comparés afin de vérifier que la chute de tension sur les nœuds sensibles reste inférieure à 4 V maximum lors d’une contrainte ESD. Seul le plafonnement local recommandé permet de maintenir la contrainte ESD en dessous de 4 V. Les comparaisons ont été effectuées avec une contrainte HBM de 1 kV et une robustesse du dispositif ESD adaptée à 1 kV. La réponse transitoire du plafonnement local SCR a été simulée à l’aide d’un modèle NPN/PNP combiné.

4. Photonique sur silicium FinFET 7 nm

Pour augmenter encore la bande passante des interconnexions optiques (au-delà de 56 Gbit/s), nos clients ont adopté la technologie FinFET 7 nm de TSMC.

La solution proposée est similaire à celle de la figure 12. Deux versions de protection contre les décharges électrostatiques ont été créées : l’une avec une capacité parasite de 50 fF et l’autre avec une faible capacité inférieure à 15 fF. Ces études de cas seront présentées dans l’article.

Les tests préliminaires du processus FinFET 7 nm de TSMC montrent que le circuit de limitation locale ESD sur le SCR a l'effet souhaité (Figure 15).

En technologie 7 nm, la tension de défaillance des transistors principaux (grille-source et drain-source) est d'environ 3 V. Heureusement, dans de nombreuses applications SerDes, la marge de sécurité est plus importante grâce à la présence d'autres transistors connectés en série (figure 11). Conformément au principe de fonctionnement, la tension de défaut de ces circuits est d'environ 4 à 5 V.

Des dispositifs de protection contre les décharges électrostatiques (ESD) de 7 nm ont été intégrés à deux conceptions d'interfaces haut débit. À l'heure actuelle, aucun échantillon de ces produits n'est disponible ; les données CDM ne le sont donc pas encore.

Figure 15 : Analyse TLP du concept ESD-on-SCR basé sur la technologie TSMC 7 nm. Protection des transistors de cœur sensibles. Ce dispositif de référence pour les performances HBM à 2 kV a été miniaturisé en versions 15 fF et 50 fF afin de protéger les SerDes haute vitesse.

Résumer

Les concepts traditionnels de protection ESD à « double diode » pour les modules d'E/S analogiques PAD présentent des difficultés pour la protection des interfaces SerDes haut débit dans les nœuds CMOS et FinFET avancés. La chute de tension totale aux bornes des diodes, des résistances de bus et des limiteurs de tension peut facilement dépasser la tension de défaut du transistor principal. De plus, la présence d'une diode supplémentaire constitue un facteur limitant.

Ce travail présente plusieurs études de cas où le concept de double diode est remplacé par un dispositif de protection ESD local.

Module d'E/S PAD basé sur une technologie propriétaire de déclenchement par diode et des dispositifs ESD sur SCR. Le plafonnement local réduit la dépendance à la résistance du bus, abaisse la tension de plafonnement et permet d'optimiser individuellement chaque E/S analogique. De plus, ces applications démontrent qu'il est possible de réaliser une protection ESD avec une capacité parasite très faible et une surface de silicium réduite.

Données issues de puces de test ESD dédiées, réalisées sur des nœuds CMOS et FinFET avancés. Les E/S analogiques présentées ici sont utilisées par plus de 20 entreprises pour protéger les interfaces SerDes haut débit dans les technologies CMOS 28 nm, 16 nm/12 nm et FinFET 7 nm.

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