現代社会において、データ伝送の需要は日々増加の一途を辿っています。人々が動画視聴などで毎日消費するデータ量は増え続けており、スマートフォン、コンピュータアプリケーション、データセンター、長距離情報交換の普及に伴い、様々な帯域幅に対する需要も拡大しています。こうした需要の高まりを受けて、半導体業界は無線、有線、光インターフェースの開発を加速させてきました。数年前は速度の限界が10Gbps程度でしたが、近年では56Gbps、あるいは112Gbpsもの高速通信を実現しています。

このような高速通信インターフェースでは、チップ設計者は、インターフェースに接続されるオンチップESD保護クランプの寄生容量を制限する必要があります。従来のESD対策には欠点があるため、専用のアナログI/O回路が必要となります。本稿では、TSMC 28nm CMOSプロセスおよびTSMC 16nm、12nm、7nm FinFETプロセス向けに、シリコンで実証済みのESD対策ソリューションを紹介します。これらのESD対策ソリューションの寄生容量は100fF未満に低減され、一部のシリコンフォトニクス用途では20fF未満にまで低減されています。

図1は、I/O PADモジュールをシミュレートする従来のESD方法を示しています。これは、VssとI/O PADを接続するダイオード、I/O PADモジュールとVddを接続するダイオード、およびVddとVss間の電源/レールクランプで構成されています[1-5]。

IC設計者がこれら2つのダイオード設計を好む理由は、実装が容易で、シリコン面積が小さく、寄生容量が比較的低いからである。

図1：多数のI/O PADモジュールに適用される従来のESD対策：VssからI/Oへのダイオード1個と、I/OからVddへのダイオード1個。1/2ストレスの組み合わせには、1つの電源クランプが使用される。

敏感なノードの場合、IC設計者はI/Oと回路の間に絶縁抵抗を追加してESD設計ウィンドウを広げます。機能回路が静電放電（ESD）電流に対応できない場合は、絶縁抵抗の後に二次クランプを追加します（図2）。

図2：IC設計者は、I/Oパッドモジュールと回路の間に抵抗を追加し、敏感な回路の前に小型の二次クランプを配置することがあります。これにより、ESD設計の許容範囲が広がります。

この単純なアプローチには、特に高速インターフェースの場合、いくつかの問題点がある。

（１）絶縁抵抗は高速動作に深刻な影響を与え、ノイズを増加させます。

（２）ESDダイオードは、信号PADと電源ラインの間に過剰な寄生容量を導入する可能性がある。

（３）PADとVdd間のノイズ結合、信号電圧が基準Vdd電圧よりも高い場合、またはマッチングの問題により、一部のインターフェースはI/O PADモジュールからVddへのダイオードによる電圧刺激に耐えられない場合があります。

（４）敏感なノードの場合、想定されるESD電流経路上の総電圧降下は、機能回路の故障電圧よりも高くなる可能性がある[５]。

静電容量（質問2）を減らし、電圧耐性（質問3）を上げる簡単な方法は、2つ以上のダイオードを直列に使用することです。しかし、これはESDストレス下での電圧降下を大きくし、問題4を悪化させます。2017年に、新しいバイポーラコンセプトを用いた代替案が提案されました[6-7]。

この記事では、IC設計者が従来のデュアルダイオードESD方式を、図3に示すような局所保護クランプ方式に置き換えたプロジェクトについて説明します。ダイオードが「IN」からVddに変化した場合に機能動作が許容できない場合は、ダイオードを取り外すことができます。これは、フェイルセーフ、ホットプラグ、オープンドレイン出力、コールドスタンバイ入力、または過電圧耐性インターフェースによく見られる方式です[8]。

図3：局所クランプESD保護を用いた簡略化された回路図。機能動作が必要な場合は、INとVdd間のダイオードを取り外すことができます。場合によっては、VddとINの間に別のクランプを追加します。

局所クランプ方式には多くの利点があります。

（１）バス抵抗への依存度を低減する

（２）絶縁抵抗器が不要であるため、ESD条件下での電圧降下が大幅に低減され、敏感なノードに非常に適しています。

（３）寄生容量を低減するための様々な選択肢を提供する（下記の事例研究を参照）。

（４）各I/O PADは個別に最適化できます。例えば、一部のPADはより高いESD耐性を必要とする場合があります。そうでないと、I/OとVdd間のダイオードの放電に耐えられません。

以下のケーススタディでは、28nm CMOSから7nm FinFETまでの高速SerDesインターフェースを保護するために、(超)低寄生容量のいくつかのローカルクランプ方法をまとめています。ケーススタディでは、さまざまな種類のSCRベースのローカルクランプが使用されました(図4)。ダイオードトリガーSCRとESD-on-SCRは、以前はワイヤレスLNAインターフェースの保護に使用されていました[9]。

図4：ケーススタディで使用した2つのESD保護クリップ。IOレベルがダイオードドロップ（アノードG2）をVdd電圧以上に上げると、Sofics ESD-on-SCRがトリガーされます。アノードG2とトリガーダイオードが順方向バイアスされると、Sofics DTSCRがオンになります。

1.FPGA 28nm、28Gbps SerDes

TSMCの28nmプロセスで製造される一連の先進的なFPGA製品において、顧客はカスタマイズされたESD保護ユニットを必要としています。28Gbps SerDesインターフェースには、以下の仕様が求められます。

寄生容量は100fFをはるかに下回っています。

-ESDレベル：> 1kV HBM；> 250V CDM

TxおよびRxインターフェースの局所的な保護には、Sofics DTSCRクランプの小型版が採用されました。Rxケースの薄いゲート酸化膜を保護するため、絶縁抵抗の後ろに二次的な局所CDMクランプが追加されています（図5）。DTSCR、逆方向ダイオード、および金属接続の寄生容量は80fF以下に抑えられています。

図5：28Gbps SerDes Rx（入力）ステージの概略図。DTSCRローカルクランプと、CDM保護を強化するための二次保護ステージを示す。

S11-リターンロス仕様を満たすために、インダクタがDTSCRと直列に配置されます（図6）。CDMを含むすべての仕様に準拠します。FPGAデバイスは300Vを超え、ピーク電流は4.5Aに達します。すべての解析結果はIEW 2011イベントで発表されました[10]。

図6：S11仕様を満たすために、DTSCRに直列にインダクタを配置する。このコイルにより、10GHzと20GHzにおけるS11ピークが低減される。

2. ユニバーサルSerDes 16nm、28Gbps

16nmプロセスで製造された28Gbps SerDes対応の高速（データセンター向け）通信チップには、カスタマイズされたESD保護ソリューションが必要です。

ローカルESDクランプは、以下の要件を満たす必要があります。

- 3.3V以下のESDストレス下で故障電圧を持つ、高感度な薄膜酸化膜0.8Vコアトランジスタの保護

-低リークESDクランプ、高温（125℃）時でも10nA未満

シリコンの小型化により、同一通信チップ上に複数のチャネルを搭載可能

抵抗器なし

- > 2kV HBM

-最大ESD接合容量は100fFです

図7：Txインターフェースの差動ペアの保護コンセプトの概略図。差動ペアの両方のパスに、ローカルクランプと並列逆方向ダイオードが追加されている。

TSMCの16nm FinFET技術に基づくチップの詳細な分析に基づき、局所クランプ装置としてESD-on-SCR方式が採用された。TLPデータは図8に示す。

1.000μm²未満の面積で2アンペア以上の電流を流す薄膜酸化膜デバイスを保護してください。高温時のリーク電流は約1nAです。

図8：局所クランプ装置として使用されるSCR上のESD装置のTLP測定結果。この装置は、薄膜酸化膜トランジスタの故障電圧に達する前に2Aを超える電流を流す。

図9：SCRに対するESDの容量シミュレーション（Spice）。容量はPADの電圧範囲全体にわたって目標値である100fFを下回っています。

ESD保護クランプが高速SerDesの動作に影響を与えないようにするため、図9に示すように、PAD電圧上で寄生接合容量をシミュレートします。ダイオード接合に基づく等価モデルを使用して、静電保護ユニットの容量性負荷をシミュレートします。

3. シリコンフォトニクス 28nm、28Gbps

新しい光トランシーバーを開発している複数の企業からサポート依頼がありました。通常の低速I/O（1.8V）であれば、ファウンドリが提供するアナログ/デジタルI/Oライブラリで十分です。これらのPADのESD耐性要件は2kV HBMです。

一方、ファウンドリライブラリのアナログI/Oは、高速インターフェースに過剰な寄生容量をもたらします。設計者は、総ESD容量を15fF未満に抑えることを要求しています。

28nm CMOS SoCは、シリコンフォトニクスと一体化された共有/ハイブリッド統合パッケージにパッケージ化されています（図10）。このフリップチップアセンブリはESD制御環境で行われるため、歩留まりに影響を与えることなくESD保護レベルを200V HBMまで下げることができます。

図10：（例）フリップチップボンディングプロセスを使用したシリコンフォトニクスデバイスへの電子IC（ドライバ）のパッケージング（？IOP 2016 [11]）。

図11：シリコンフォトニクスSerDesインターフェースで使用される簡略化された送受信回路。

28Gbpsインターフェースは、図11に示すように差動ペア方式を採用しています。スイッチング速度を確実に実現するために、0.9Vコアトランジスタを使用して1Vの機能回路を構築します。ただし、これらのトランジスタは、Rx、Tx信号のESD設計許容範囲を4Vに制限します。

ESD保護に関するその他の要件としては、低リーク動作とシリコン面積の小ささが挙げられる。

ESD保護設計には、図12に示すような完全な局所保護クランプ方式が採用されています。1V電源クランプを内蔵することで、すべてのストレス条件がインターフェースで局所的に処理され、バス抵抗の影響が排除されます。クランプ構造全体は基板から絶縁されており、チップ上の離れた位置にあるデジタル回路から発生する可能性のある基板からのノイズを低減します。

図12：SerDes回路のRxノードとTxノードに対する完全な局所保護方式の概略図（左）。ESDデバイスはSCRベース。同じレイアウトにSCRベースの1V電源クランプが統合されている（右）。ESDの総面積は683.75μm2である。

I/O PADモジュール上の総寄生容量は、さまざまな要素から構成されます。接合容量は、ファウンドリから提供されるダイオードのSpiceモデルから容易に導出できます。局所ESDクランプの金属接続は、かなりの容量を追加します。寄生金属容量は、PEX抽出から導出できます。金属接続の幅を狭くすると容量は減少しますが、ラインの安定性も低下します。最小金属幅は、異なる金属にESDストレスを印加することによって求められます。

お客様が超低静電容量（100fFをはるかに下回る）によるESD保護を必要とする場合、PEX抽出管に金属製ダミーセクションが組み込まれます。

反復的なプロセス（レイアウト、PEX抽出）により、ESDクランプ回路の総寄生容量は15fF未満に低減されました。下の図は、このプロセスのさまざまなステップを示しています。下のグラフ（図13）は、PADのバイアス電圧に対するコンデンサ値を示しています。

高周波信号が接地へ流れ込むのを防ぐため、接地への寄生容量を低減する必要がある。

式1：容量性リアクタンスXc（オーム）は、信号周波数（f）と静電容量（C）に反比例する。

高周波（50GHz以上）では、寄生容量は接地に対する抵抗として現れます。このインピーダンスは十分に高くなければなりません。15fFのコンデンサは、50GHzにおいて約200オームの抵抗値を示します。

反復処理中に、金属接続が寄生容量に与える影響を軽減するために、いくつかのルールが使用されました。

不要な接続を削除

金属1の量をできる限り減らし、接続拡散領域の上にのみ配置してください。 

・金属層１が接合部を通過するのを防ぐ。

-垂直（上向き）接続

上記の方法で寄生容量を低減したとしても、先進ノードにおける寄生容量の42%は依然として金属接続に関連している。

図13：I/O電圧に対する寄生容量（総容量と接合容量のみ）。

図12の局所クランプ方式を、HBM ESDストレスの過渡的なSpiceシミュレーションを用いて、他の2つの概念と比較した。

- コンセプト1：提案された局所クランプ

- コンセプト2：Foundry社提供のI/O PADモジュール（Foundry社が提案したデュアルダイオードとコア電源クランプ）

- コンセプト3：デュアルダイオードとSofics 1Vコア保護クランプの組み合わせ

図14から明らかなように、概念2と概念3は、薄膜酸化物トランジスタ[12]に基づく高感度回路の故障電圧(4V)[12]よりもはるかに高い電圧降下を生じます。

図 14: HBM ストレス下での過渡 Spice シミュレーション。ESD ストレス中に敏感なノードの電圧降下が最大 4V 以下に維持されることを確認するために、3 つのコンセプトが比較されました。推奨されるローカル クランプのみが ESD ストレスを 4V 以下に維持できます。1kV HBM ストレスと 1kV の堅牢性への ESD デバイスのスケーリングを使用して比較が行われました。NPN/PNP 複合モデルを使用して、SCR ローカル クランプのスナップバックをシミュレートします。

4. シリコンフォトニクス 7nm FinFET

光インターコネクトの帯域幅をさらに拡大するため（56Gbps以上）、お客様はTSMCの7nm FinFET技術を採用しています。

提案された解決策は図12と同様である。ESD保護回路は2種類作成され、1つは寄生容量が50fF、もう1つは15fF未満の小さな容量を持つものである。本論文では、これらの事例研究を紹介する。

TSMCの7nm FinFETプロセスの予備テストでは、SCR上のESDローカルクランプ回路が望ましい効果を発揮することが示されています（図15）。

7nmテクノロジーでは、コアトランジスタ（ゲート-ソース間およびドレイン-ソース間）の故障電圧は約3Vです。幸いなことに、多くのSerDesアプリケーションでは、他のトランジスタが直列に接続されているため、より大きな余裕があります（図11）。回路原理によれば、これらの回路の故障電圧は約4～5Vです。

7nm ESDクランプは、高速インターフェース向け設計2種類に組み込まれています。本稿執筆時点では、これらの製品のサンプルはまだ入手できていないため、CDMデータはまだ公開されていません。

図 15: TSMC 7nm テクノロジーに基づく ESD-on-SCR コンセプトの TLP 解析。敏感なコア トランジスタを保護します。この 2kV HBM 性能のリファレンス デバイスは、高速 SerDes を保護するために 15fF および 50fF バージョンにスケールダウンされています。

まとめる

アナログI/O PADモジュール向けの従来の「デュアルダイオード」ESD保護方式では、先進的なCMOSおよびFinFETノードにおける高速SerDesインターフェースの保護に問題が生じている。ダイオード、バス抵抗、および電源クランプの両端の電圧降下が、コアトランジスタの故障電圧を容易に超えてしまう可能性がある。さらに、「ダイオードアップ」も制限要因となる。

本研究では、デュアルダイオードの概念を局所的なESD保護クランプに置き換えたいくつかの事例研究を紹介する。

独自のダイオードトリガリングとESDオンSCRデバイスをベースとしたI/O PADモジュール。ローカルクランプによりバス抵抗への依存性を低減し、クランプ電圧を下げ、各アナログI/Oを個別に最適化できます。さらに、これらの事例は、非常に低い寄生容量と小さなシリコン面積でESD保護を実現できることを示しています。

本データは、先進的なCMOSおよびFinFETプロセスノードにおける専用ESDテストチップに基づいています。本研究で使用されているアナログI/Oは、28nm CMOS、16n/12nm、および7nm FinFET技術における高速SerDesインターフェースの保護に、20社以上の企業で採用されています。

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