Günümüz dünyasında veri iletimine olan talep her geçen gün artmaktadır. İnsanların video izleyerek günlük olarak tükettikleri veri miktarı sürekli artmaktadır. Akıllı telefonların, bilgisayar uygulamalarının, veri merkezlerinin ve uzun mesafeli bilgi alışverişinin yaygınlaşmasıyla birlikte, çeşitli bant genişliklerine olan talep de artmaya devam etmektedir. Bu talep, yarı iletken endüstrisini kablosuz, kablolu ve optik arayüzlerin daha hızlı geliştirilmesini ve geliştirilmesini hedeflemeye yöneltmiştir. Birkaç yıl önce hız sınırı yaklaşık 10 Gbps civarındaydı. Son zamanlarda devreler 56 Gbps hatta 112 Gbps hızlarında çalışmaktadır.

Bu tür yüksek hızlı iletişim arayüzleri için, çip tasarımcılarının arayüze bağlı çip üzerindeki ESD koruma kelepçelerinin parazitik kapasitansını sınırlamaları gerekir. Geleneksel ESD yöntemlerinin dezavantajları olduğundan, özel analog I/O devreleri gereklidir. Bu makale, TSMC 28nm CMOS süreçleri ve TSMC 16nm, 12nm ve 7nm FinFET süreçleri için silikon üzerinde kanıtlanmış ESD çözümlerini göstermektedir. ESD çözümlerinin parazitik kapasitansı 100fF'nin altına düşürülmüştür ve bazı silikon fotonik uygulamaları için 20fF'nin altına bile düşürülmüştür.

Şekil 1, bir I/O PAD modülünün simülasyonu için geleneksel ESD yöntemini göstermektedir. Bu yöntem, Vss'yi I/O PAD'e bağlayan bir diyottan, I/O PAD modülünü Vdd'ye bağlayan bir diyottan ve Vdd ile Vss arasına yerleştirilen bir güç/ray kelepçesinden oluşmaktadır [1-5].

Entegre devre tasarımcıları bu iki diyot tasarımını beğeniyor çünkü bunlar kolay uygulanabilir, küçük silikon ayak izine sahip ve oldukça düşük parazitik kapasitansa sahip.

Şekil 1: Birçok I/O PAD modülüne uygulanan geleneksel ESD yöntemleri: Vss'den I/O'ya bir diyot ve I/O'dan Vdd'ye başka bir diyot. 1/2 gerilim kombinasyonu için bir güç kelepçesi kullanılır.

Hassas düğümler için, IC tasarımcıları ESD tasarım aralığını genişletmek amacıyla G/Ç ile devre arasına bir izolasyon direnci eklerler. Fonksiyonel devre elektrostatik deşarj (ESD) akımını kaldıramıyorsa, izolasyon direncinden sonra ikincil bir kelepçe ekleyin (Şekil 2).

Şekil 2: Bazen, entegre devre tasarımcıları I/O PAD modülü ile devre arasına bir direnç ekler ve hassas devrenin önüne küçük bir ikincil kelepçe yerleştirir. Bu, ESD tasarım aralığını genişletir.

Bu basit yaklaşımın, özellikle yüksek hızlı arayüzlerde, çeşitli sorunları vardır:

(1) İzolasyon direnci yüksek hızlı çalışmayı ciddi şekilde etkiler ve gürültüyü artırır.

(2) ESD diyotları, sinyal PAD'ı ile güç hattı arasında aşırı parazitik kapasitans oluşturabilir.

(3) PAD ile Vdd arasında gürültü bağlantısı veya sinyal voltajının referans Vdd voltajından daha yüksek olması veya eşleşme sorunları nedeniyle bazı arayüzler, I/O PAD modülünden Vdd'ye diyot tarafından oluşturulan voltaj uyarımına dayanamaz.

(4) Hassas düğümler için, beklenen ESD akım yolundaki toplam gerilim düşüşü, işlevsel devrenin arıza geriliminden daha yüksek olabilir [5].

Kapasitansı azaltmanın (soru 2) ve voltaj toleransını artırmanın (soru 3) kolay bir yolu, seri olarak 2 veya daha fazla diyot kullanmaktır. Bununla birlikte, bu, ESD stresi altında daha yüksek voltaj düşüşlerine yol açarak 4. problemi daha da kötüleştirir. 2017 yılında, yeni bir bipolar konsepte sahip bir alternatif önerildi [6-7].

Bu makale, IC tasarımcısının geleneksel çift diyotlu ESD yaklaşımını Şekil 3'te gösterildiği gibi yerel koruma sıkıştırma konseptiyle değiştirdiği bir projeyi ele almaktadır. Fonksiyonel çalışma, diyotun "IN"den Vdd'ye geçmesine tahammül edemiyorsa, diyot çıkarılabilir. Bu, arıza emniyetli, sıcak takılabilir, açık drenaj çıkışları, soğuk bekleme girişleri veya aşırı gerilime dayanıklı arayüzler için tipiktir [8].

Şekil 3: Yerel kelepçeli ESD koruması kullanan basitleştirilmiş devre şeması. İşlevsel çalışma gerekiyorsa, IN ve Vdd arasındaki diyot çıkarılabilir. Bazı durumlarda, Vdd ve "IN" arasına başka bir kelepçe eklenir.

Yerel sıkıştırma yönteminin birçok avantajı vardır:

(1) Otobüs direncine olan bağımlılığı azaltın

(2) ESD koşulları altında gerilim düşüşü, izolasyon dirençlerine ihtiyaç duyulmadan büyük ölçüde azaltılır, bu da onu hassas düğümler için çok uygun hale getirir.

(3) Parazitik kapasitansı azaltmak için farklı seçenekler sunar (aşağıdaki vaka çalışmasına bakın)

(4) Her bir I/O PAD ayrı ayrı optimize edilebilir. Örneğin: Bazı PAD'ler daha yüksek ESD toleransı gerektirebilir, aksi takdirde I/O ve Vdd arasındaki diyotun deşarjına dayanamazlar.

Aşağıdaki vaka çalışması, 28nm CMOS'tan 7nm FinFET'e kadar yüksek hızlı SerDes arayüzlerini korumak için (ultra) düşük parazitik kapasitanslı çeşitli yerel kenetleme yöntemlerini özetlemektedir. Vaka çalışmasında farklı SCR tabanlı yerel kenetleme türleri kullanılmıştır (Şekil 4). Diyot tetiklemeli SCR ve ESD-on-SCR daha önce kablosuz LNA arayüzlerini korumak için kullanılmıştır [9].

Şekil 4: Vaka çalışmasında kullanılan iki ESD koruma klipsi. IO seviyesi diyot düşüşünü (Anot-G2) Vdd voltajının üzerine çıkardığında, Sofics ESD-on-SCR tetiklenir. AnotG2 ve tetikleyici diyot ileri yönde kutuplandığında, Sofics DTSCR açılır.

1.FPGA 28nm, 28Gbps SerDes

TSMC'nin 28nm üretim sürecindeki bir dizi gelişmiş FPGA ürünü için müşteriler, özelleştirilmiş ESD koruma ünitelerine ihtiyaç duymaktadır. 28Gbps SerDes arayüzü aşağıdaki özelliklere sahip olmalıdır:

- Parazitik kapasitans 100 fF'nin oldukça altındadır.

-ESD seviyesi: > 1kV HBM; > 250V CDM

Tx ve Rx arayüzlerinin yerel koruması için Sofics DTSCR kelepçesinin küçültülmüş bir versiyonu seçilmiştir. Rx durumunda ince geçit oksitini korumak için izolasyon direncinin arkasına ikincil bir yerel CDM kelepçesi eklenmiştir (Şekil 5). DTSCR, ters diyot ve metal bağlantılarının parazitik kapasitansı 80fF'nin altında tutulmuştur.

Şekil 5: Gelişmiş CDM koruması için DTSCR yerel kenetleme ve ikincil koruma aşamalarını gösteren 28 Gbps SerDes Rx (giriş) aşamasının şematik gösterimi.

S11–Dönüş Kaybı spesifikasyonunu karşılamak için, DTSCR ile seri olarak bir indüktör yerleştirilir (Şekil 6). CDM dahil tüm spesifikasyonlara uyulur. FPGA cihazı 4.5A'lık tepe akımıyla 300V'un üzerine çıkar. Tüm analiz sonuçları IEW 2011 etkinliğinde sunulmuştur [10].

Şekil 6: S11 spesifikasyonunu karşılamak için, DTSCR ile seri olarak bir indüktör yerleştirilmiştir. Bobin, 10 GHz ve 20 GHz'deki S11 tepe değerini azaltır.

2. Evrensel SerDes 16nm, 28Gbps

16nm üretim sürecinde 28 Gbps SerDes'e sahip yüksek hızlı (veri merkezi) iletişim çipleri, özelleştirilmiş ESD koruma çözümleri gerektirir.

Yerel ESD kelepçelerinin şu gereksinimleri karşılaması gerekir:

- ESD gerilimi altında 3.3V'nin altında arıza gerilimine sahip hassas ince oksit 0.8V çekirdekli transistörlerin korunması

-Düşük kaçaklı ESD kelepçesi, yüksek sıcaklıkta (125°C) 10nA'dan az.

-Küçük silikon boyutu, aynı iletişim çipinde birden fazla kanalın kullanılmasını sağlar.

-Direnç yok

- > 2kV HBM

-Maksimum ESD bağlantı kapasitesi 100fF'dir.

Şekil 7: Diferansiyel Tx arayüz çiftlerinin koruma konseptinin şematik diyagramı. Diferansiyel çiftin her iki yoluna da yerel bir kelepçe ve paralel ters diyot eklenmiştir.

TSMC'nin 16nm FinFET teknolojisine dayalı çiplerin kapsamlı analizine dayanarak, yerel kenetleme cihazı olarak ESD-on-SCR konsepti seçilmiştir. TLP verileri Şekil 8'de gösterilmiştir.

1.000 µm²'den küçük bir alanda 2 amperin üzerindeki ince oksitli cihazları koruyun. Yüksek sıcaklıklarda kaçak akım yaklaşık 1 nA'dır.

Şekil 8: Yerel kenetleme cihazı olarak kullanılan bir SCR üzerindeki ESD cihazının TLP ölçümü. Cihaz, ince oksit transistörlerin arıza voltajına ulaşmadan önce 2A'nın üzerine çıkmaktadır.

Şekil 9: SCR üzerinde ESD'nin kapasitif simülasyonu (Spice). Kapasitans, PAD'nin voltaj aralığı boyunca 100fF'lik hedef seviyenin altında kalmaktadır.

ESD koruma kelepçesinin yüksek hızlı SerDes'in çalışmasını etkilememesini sağlamak için, Şekil 9'da gösterildiği gibi, parazitik bağlantı kapasitansı PAD voltajı üzerinde simüle edilmiştir. Elektrostatik koruma ünitesinin kapasitif yükünü simüle etmek için diyot bağlantısına dayalı eşdeğer bir model kullanılmıştır.

3. Silikon Fotonik 28nm, 28Gbps

Yeni optik alıcı-vericiler üzerinde çalışan çeşitli şirketler destek için bizimle iletişime geçti. Normal düşük hızlı G/Ç (1.8V) için dökümhane tarafından sağlanan analog/dijital G/Ç kütüphanesi yeterlidir. Bu PAD'ler için ESD gereksinimi 2kV HBM'dir.

Öte yandan, dökümhane kütüphanelerindeki analog giriş/çıkışlar, yüksek hızlı arayüzlere aşırı parazitik kapasitans getirir. Tasarımcılar, toplam ESD kapasitansının 15fF'den daha düşük bir değere düşürülmesini talep eder.

28nm CMOS SoC, paylaşımlı/hibrit entegre bir pakette silikon fotonik ile birlikte paketlenmiştir (Şekil 10). Bu flip-chip montajı ESD kontrollü bir ortamda gerçekleştirildiğinden, verimi etkilemeden ESD koruma seviyesi 200V HBM'ye düşürülebilir.

Şekil 10: (Örnek) Flip-chip bağlama işlemi kullanılarak silikon fotonik cihazlar üzerinde elektronik IC'lerin (sürücülerin) paketlenmesi (?IOP 2016 [11]).

Şekil 11: Silikon fotonik SerDes arayüzünde kullanılan basitleştirilmiş Tx/çıkış devresi.

28 Gbps arayüzü, Şekil 11'de gösterildiği gibi diferansiyel çift konseptini kullanır. Anahtarlama hızlarının elde edilebilmesini sağlamak için 0.9 V çekirdekli transistörler kullanarak 1 V'luk işlevsel bir devre oluşturun. Bununla birlikte, bu transistörler, Rx ve Tx sinyalleri için mevcut ESD tasarım penceresini 4 V'a düşürür.

ESD koruması için diğer gereksinimler arasında düşük kaçak akımlı çalışma ve küçük silikon alanı yer almaktadır.

ESD koruma tasarımı, Şekil 12'de gösterildiği gibi eksiksiz bir yerel koruma sıkıştırma konseptini içerir. Tüm gerilim koşullarının arayüzde yerel olarak ele alınmasını ve veri yolu direncinin etkilerinin ortadan kaldırılmasını sağlamak için 1V'luk bir besleme sıkıştırma devresi entegre edilmiştir. Tüm sıkıştırma yapısı, çip üzerinde daha uzakta bulunan dijital devrelerden kaynaklanabilecek gürültüyü azaltmak için alt tabakadan izole edilmiştir.

Şekil 12: Bir SerDes devresinin Rx ve Tx düğümleri için eksiksiz bir yerel koruma yönteminin şematik gösterimi (solda). SCR tabanlı ESD cihazları. Aynı düzende SCR tabanlı 1V güç sınırlayıcı entegre edilmiştir (sağda). ESD'nin toplam alanı 683.75 µm²'dir.

I/O PAD modülündeki toplam parazitik kapasitans farklı unsurlardan oluşmaktadır. Bağlantı kapasitansı, dökümhane tarafından sağlanan diyotun Spice modelinden kolayca elde edilebilir. Yerel ESD kelepçesinin metal bağlantıları önemli bir kapasitans ekler. Parazitik metal kapasitansı PEX ekstraksiyonundan elde edilebilir. Metal bağlantılarının genişliğinin azaltılması kapasitansı azaltır, ancak aynı zamanda hattın kararlılığını da azaltır. Minimum metal genişliği, farklı metallere ESD gerilimi uygulanarak elde edilir.

Müşteriler ultra düşük kapasitans (100fF'nin çok altında) kullanarak ESD koruması talep ettiğinde, PEX borusuna metal koruyucu kısım dahil edilecektir.

Tekrarlayan bir işlem (yerleşim, PEX çıkarma) yoluyla, ESD kelepçe devresinin toplam parazitik kapasitansı 15fF'nin altına düşürüldü. Aşağıdaki diyagram bu işlemin farklı adımlarını gösterecektir. Aşağıdaki grafik (Şekil 13), kapasitör değerini PAD üzerindeki bias voltajına karşı göstermektedir.

Yüksek frekanslı sinyallerin toprağa kısa devre yapmasını önlemek için toprağa olan parazitik kapasitans azaltılmalıdır.

Denklem 1: Kapasitif reaktans Xc (ohm cinsinden), sinyal frekansı (f) ve kapasitans (C) ile ters orantılıdır.

Yüksek frekanslarda (>50 GHz), parazitik kapasitans toprağa karşı direnç olarak ortaya çıkar. Bu empedansın yeterince yüksek olması gerekir. 15 fF'lik bir kapasitörün 50 GHz'de yaklaşık 200 ohm'luk bir direnci vardır.

İterasyon sürecinde, metal bağlantıların parazitik kapasitans üzerindeki etkisini azaltmak amacıyla bazı kurallar kullanılmıştır.

-Gereksiz bağlantıları kaldırın

- Metal 1'i mümkün olduğunca azaltın ve yalnızca bağlantı difüzyon alanının üzerine yerleştirin. 

- Metal katman 1'in birleşim bölgesinden geçmesini engelleyin.

-Dikey (yukarı doğru) bağlantı

Yukarıdaki yöntemlerle parazitik kapasitans azaltılsa bile, gelişmiş düğümlerdeki parazitik kapasitansın %42'si hala metal bağlantılarla ilgilidir.

Şekil 13: G/Ç voltajına bağlı parazitik kapasitans (yalnızca toplam ve bağlantı kapasitansı).

Şekil 12'deki yerel kenetleme yöntemi, HBM ESD gerilimlerinin geçici Spice simülasyonları kullanılarak diğer 2 kavramla karşılaştırıldı.

- Konsept 1: Önerilen yerel kenetleme

- Konsept 2: Foundry tarafından sağlanan I/O PAD modülü (Foundry tarafından önerilen çift diyot ve çekirdek güç sınırlayıcı)

- Konsept 3: Çift Diyot ve Sofics 1V Çekirdek Koruma Kelepçesi Kombinasyonu

Şekil 14'ten, Kavram 2 ve 3'ün ince oksit transistörlere dayalı hassas devrelerin arıza voltajından (4V) [12] çok daha yüksek voltaj düşüşleri ürettiği açıktır [12].

Şekil 14: HBM gerilimi altında geçici Spice simülasyonu. ESD gerilimi sırasında hassas düğümlerdeki gerilim düşüşünün maksimum 4V'nin altında kaldığını doğrulamak için 3 kavram karşılaştırıldı. Sadece önerilen yerel kenetleme, ESD gerilimini 4V'nin altında tutabilir. Karşılaştırmalar, 1kV HBM gerilimi ve 1kV sağlamlığına ölçeklendirilmiş ESD cihazı kullanılarak yapıldı. Birleşik bir NPN/PNP modeli kullanarak SCR yerel kenetlemesinin geri tepmesini simüle edin.

4. Silikon Fotonik 7nm FinFET

Optik ara bağlantıların bant genişliğini daha da artırmak (56 Gbps'nin ötesine) için müşterilerimiz TSMC 7nm FinFET teknolojisini benimsemiştir.

Önerilen çözüm Şekil 12'ye benzer. İki farklı ESD koruma çözümü oluşturuldu; biri 50fF parazitik kapasitanslı, diğeri ise 15fF'nin altında küçük bir kapasitanslı. Bu makalede bu örnek incelemeler yer alacaktır.

TSMC'nin 7nm FinFET prosesinin ön testleri, SCR üzerindeki ESD yerel kenetleme devresinin istenen etkiyi gösterdiğini ortaya koymaktadır (Şekil 15).

7nm teknolojisinde, çekirdek transistörlerin (gate-source ve drain-source) arıza gerilimi yaklaşık 3V'tur. Neyse ki, birçok SerDes uygulamasında, seri bağlı diğer transistörler sayesinde daha fazla tolerans payı vardır (Şekil 11). Devre prensibine göre, bu devrelerin arıza gerilimi yaklaşık 4-5V'tur.

Yüksek hızlı arayüzler için 2 tasarıma 7nm ESD kelepçeleri entegre edilmiştir. Bu yazının yazıldığı sırada, bu ürünlerin örnekleri henüz yerinde olmadığından, CDM verileri henüz mevcut değildir.

Şekil 15: TSMC 7nm teknolojisine dayalı ESD-on-SCR konseptinin TLP analizi. Hassas çekirdek transistörlerini korur. 2kV HBM performansı için bu referans cihaz, yüksek hızlı SerDes'i korumak için 15fF ve 50fF versiyonlarına küçültülmüştür.

Özetlemek

Analog I/O PAD modülleri için geleneksel "çift diyotlu" ESD koruma konseptleri, gelişmiş CMOS ve FinFET düğümlerinde yüksek hızlı SerDes arayüzlerini korumada sorunlarla karşılaşmıştır. Diyotlar, veri yolu dirençleri ve güç kelepçeleri üzerindeki toplam voltaj düşüşü, çekirdek transistörün arıza voltajını kolayca aşabilir. Ek olarak, "diyot yukarı" durumu sınırlayıcı bir faktör ekler.

Bu çalışma, çift diyot konseptinin yerel ESD koruma kelepçesiyle değiştirildiği çeşitli örnek olayları göstermektedir.

Tescilli diyot tetikleme ve ESD-on-SCR cihazlarına dayalı I/O PAD modülü. Yerel kenetleme, veri yolu direnci bağımlılığını azaltır, kenetleme voltajını düşürür ve her analog I/O'nun ayrı ayrı optimize edilmesine olanak tanır. Dahası, bu örnekler, çok düşük parazitik kapasitans ve küçük silikon alanı ile ESD koruması oluşturmanın mümkün olduğunu göstermektedir.

Gelişmiş CMOS ve FinFET düğümlerinde özel ESD test çipleri temel alınarak elde edilen veriler. Bu çalışmada kullanılan analog giriş/çıkışlar, 28nm CMOS, 16n/12nm ve 7nm FinFET teknolojilerinde yüksek hızlı SerDes arayüzlerini korumak için 20'den fazla şirket tarafından kullanılmaktadır.

Yasal Uyarı: Bu makale, fikri mülkiyet haklarının korunmasını destekleyen "IP and SOC Design" dergisinden yeniden yayınlanmıştır. Yeniden yayınlarken lütfen orijinal kaynağı ve yazarı belirtin. Herhangi bir telif hakkı ihlali durumunda, lütfen silinmesi için bizimle iletişime geçin.