आज की दुनिया में डेटा ट्रांसमिशन की मांग दिन-प्रतिदिन बढ़ती जा रही है। लोग प्रतिदिन वीडियो देखने में जितना डेटा खर्च करते हैं, वह लगातार बढ़ रहा है। स्मार्टफोन, कंप्यूटर एप्लिकेशन, डेटा सेंटर और लंबी दूरी के सूचना आदान-प्रदान के बढ़ते चलन के साथ, विभिन्न बैंडविड्थ की मांग भी लगातार बढ़ रही है। इस मांग ने सेमीकंडक्टर उद्योग को वायरलेस, वायर्ड और ऑप्टिकल इंटरफेस के तेजी से विकास के लिए प्रेरित किया है। कुछ साल पहले तक स्पीड लिमिट लगभग 10 Gbps थी। हाल ही में, सर्किट 56Gbps या 112Gbps तक की स्पीड से चल रहे हैं।

ऐसे उच्च-गति संचार इंटरफेस के लिए, चिप डिजाइनरों को इंटरफेस से जुड़े ऑन-चिप ESD सुरक्षा क्लैम्प की पैरासिटिक कैपेसिटेंस को सीमित करने की आवश्यकता होती है। पारंपरिक ESD विधियों में कमियों के कारण, विशेष एनालॉग I/O सर्किट की आवश्यकता होती है। यह लेख CMOS प्रक्रियाओं में TSMC 28nm और FinFET प्रक्रियाओं में TSMC 16nm, 12nm और 7nm के लिए सिलिकॉन-प्रमाणित ESD समाधानों को प्रदर्शित करता है। ESD समाधानों की पैरासिटिक कैपेसिटेंस को 100fF से कम कर दिया गया है, और कुछ सिलिकॉन फोटोनिक्स अनुप्रयोगों के लिए, इसे 20fF से भी कम कर दिया गया है।

चित्र 1 एक I/O PAD मॉड्यूल के अनुकरण की पारंपरिक ESD विधि को दर्शाता है। इसमें Vss को I/O PAD से जोड़ने वाला एक डायोड और I/O PAD मॉड्यूल को Vdd से जोड़ने वाला एक डायोड तथा Vdd और Vss के बीच एक पावर/रेल क्लैम्प शामिल है [1-5]।

आईसी डिजाइनरों को यह पसंद है क्योंकि इन दो डायोड डिजाइनों को लागू करना आसान है और इनमें सिलिकॉन का आकार छोटा होता है और परजीवी धारिता काफी कम होती है।

चित्र 1: कई I/O PAD मॉड्यूल पर लागू पारंपरिक ESD विधियाँ: Vss से I/O तक एक डायोड और I/O से Vdd तक दूसरा डायोड। 1/2 तनाव संयोजन के लिए एक पावर क्लैंप का उपयोग किया जाता है।

संवेदनशील नोड्स के लिए, आईसी डिज़ाइनर ईएसडी डिज़ाइन विंडो को बढ़ाने के लिए इनपुट/आउटपुट और सर्किट के बीच एक आइसोलेशन रेसिस्टर जोड़ते हैं। यदि कार्यात्मक सर्किट इलेक्ट्रोस्टैटिक डिस्चार्ज (ईएसडी) करंट को सहन नहीं कर सकता है, तो आइसोलेशन रेसिस्टर के बाद एक सेकेंडरी क्लैंप जोड़ें (चित्र 2)।

चित्र 2: कभी-कभी, आईसी डिज़ाइनर आई/ओ पैड मॉड्यूल और सर्किट के बीच एक प्रतिरोधक जोड़ते हैं और संवेदनशील सर्किट के सामने एक छोटा द्वितीयक क्लैंप लगाते हैं। इससे ईएसडी डिज़ाइन विंडो बढ़ जाती है।

इस सरल दृष्टिकोण में कई समस्याएं हैं, खासकर हाई-स्पीड इंटरफेस के मामले में:

(1) अलगाव प्रतिरोध उच्च गति संचालन को गंभीर रूप से प्रभावित करता है और शोर को बढ़ाता है।

(2) ईएसडी डायोड सिग्नल पैड और पावर लाइन के बीच अत्यधिक परजीवी धारिता उत्पन्न कर सकते हैं।

(3) PAD और Vdd के बीच शोर युग्मन के कारण या सिग्नल वोल्टेज संदर्भ Vdd वोल्टेज से अधिक हो सकता है, या मिलान संबंधी समस्याओं के कारण, कुछ इंटरफेस I/O PAD मॉड्यूल से Vdd तक डायोड द्वारा उत्पन्न वोल्टेज उत्तेजना को सहन नहीं कर सकते हैं।

(4) संवेदनशील नोड्स के लिए, अपेक्षित ईएसडी वर्तमान पथ पर कुल वोल्टेज ड्रॉप कार्यात्मक सर्किट के दोष वोल्टेज से अधिक हो सकता है [5]।

धारिता को कम करने (प्रश्न 2) और वोल्टेज सहनशीलता को बढ़ाने (प्रश्न 3) का एक आसान तरीका श्रृंखला में 2 या अधिक डायोड का उपयोग करना है। हालाँकि, इससे ईएसडी तनाव के तहत उच्च वोल्टेज ड्रॉप होता है, जिससे समस्या 4 और बिगड़ जाती है। 2017 में, एक नए द्विध्रुवीय अवधारणा के साथ एक विकल्प प्रस्तावित किया गया था [6-7]।

इस लेख में एक ऐसे प्रोजेक्ट पर चर्चा की गई है जिसमें आईसी डिज़ाइनर ने पारंपरिक दोहरे डायोड ईएसडी दृष्टिकोण को स्थानीय सुरक्षा क्लैम्पिंग अवधारणा से बदल दिया है, जैसा कि चित्र 3 में दिखाया गया है। यदि कार्यात्मक संचालन डायोड को "IN" से Vdd तक जाने को सहन नहीं कर सकता है, तो इसे हटाया जा सकता है। यह फेल-सेफ, हॉट-प्लग, ओपन-ड्रेन आउटपुट, कोल्ड-स्टैंडबाय इनपुट या ओवरवोल्टेज-प्रतिरोधी इंटरफेस [8] के लिए विशिष्ट है।

चित्र 3: स्थानीय क्लैम्प ESD सुरक्षा का उपयोग करते हुए सरलीकृत परिपथ आरेख। यदि कार्यात्मक संचालन आवश्यक हो, तो IN और Vdd के बीच स्थित डायोड को हटाया जा सकता है। कुछ मामलों में, Vdd और "IN" के बीच एक और क्लैम्प जोड़ा जाता है।

स्थानीय क्लैम्पिंग विधि के कई फायदे हैं:

(1) बस प्रतिरोध पर निर्भरता कम करें

(2) ईएसडी स्थितियों के तहत वोल्टेज ड्रॉप अलगाव प्रतिरोधों की आवश्यकता के बिना बहुत कम हो जाता है, जिससे यह संवेदनशील नोड्स के लिए बहुत उपयुक्त हो जाता है।

(3) परजीवी धारिता को कम करने के लिए विभिन्न विकल्प प्रदान करता है (नीचे केस स्टडी देखें)

(4) प्रत्येक I/O PAD को अलग से अनुकूलित किया जा सकता है। उदाहरण के लिए: कुछ PAD को उच्च ESD सहनशीलता की आवश्यकता हो सकती है, अन्यथा वे I/O और Vdd के बीच डायोड के डिस्चार्ज को सहन नहीं कर सकते।

निम्नलिखित केस स्टडी में 28nm CMOS से लेकर 7nm FinFET तक की हाई-स्पीड SerDes इंटरफेस की सुरक्षा के लिए (अल्ट्रा)लो पैरासिटिक कैपेसिटेंस वाली कई लोकल क्लैम्पिंग विधियों का सारांश दिया गया है। केस स्टडी में SCR-आधारित लोकल क्लैम्पिंग के विभिन्न प्रकारों का उपयोग किया गया (चित्र 4)। डायोड ट्रिगर SCR और ESD-ऑन-SCR का उपयोग पहले वायरलेस LNA इंटरफेस की सुरक्षा के लिए किया गया था [9]।

चित्र 4: केस स्टडी में उपयोग किए गए दो ESD सुरक्षा क्लिप। IO स्तर बढ़ने पर डायोड ड्रॉप (एनोड-G2) का मान Vdd वोल्टेज से ऊपर हो जाता है, जिससे सोफिक्स ESD-ऑन-SCR सक्रिय हो जाता है। एनोड-G2 और ट्रिगर डायोड के फॉरवर्ड बायस्ड होने पर सोफिक्स DTSCR चालू हो जाता है।

1.एफपीजीए 28एनएम, 28जीबीपीएस सर्डेस

टीएसएमसी की 28nm प्रक्रिया में निर्मित उन्नत FPGA उत्पादों की एक श्रृंखला के लिए, ग्राहकों को अनुकूलित ESD सुरक्षा इकाइयों की आवश्यकता होती है। 28Gbps SerDes इंटरफ़ेस के लिए निम्नलिखित विशिष्टताओं की आवश्यकता होती है:

- परजीवी धारिता 100fF से काफी कम है।

-ईएसडी स्तर: > 1kV HBM; > 250V CDM

Tx और Rx इंटरफेस की स्थानीय सुरक्षा के लिए सोफिक्स DTSCR क्लैंप का एक छोटा संस्करण चुना गया। Rx केस में पतले गेट ऑक्साइड की सुरक्षा के लिए आइसोलेशन रेसिस्टर के पीछे एक सेकेंडरी लोकल CDM क्लैंप जोड़ा गया है (चित्र 5)। DTSCR, रिवर्स डायोड और मेटल कनेक्शन की पैरासिटिक कैपेसिटेंस 80fF से कम रखी गई है।

चित्र 5: 28Gbps SerDes Rx (इनपुट) चरण का योजनाबद्ध आरेख, जिसमें उन्नत CDM सुरक्षा के लिए DTSCR स्थानीय क्लैम्पिंग और द्वितीयक सुरक्षा चरण दिखाए गए हैं।

S11–रिटर्न लॉस विनिर्देश को पूरा करने के लिए, DTSCR के साथ श्रृंखला में एक इंडक्टर लगाया गया है (चित्र 6)। CDM सहित सभी विनिर्देशों का अनुपालन करें। FPGA डिवाइस 4.5A की पीक करंट के साथ 300V से अधिक वोल्टेज प्राप्त करता है। सभी विश्लेषण परिणाम IEW 2011 इवेंट [10] में प्रस्तुत किए गए हैं।

चित्र 6: S11 विनिर्देश को पूरा करने के लिए, DTSCR के साथ श्रृंखला में एक प्रेरक लगाया जाता है। यह कुंडल 10 GHz और 20 GHz पर S11 शिखर को कम करता है।

2. यूनिवर्सल SerDes 16nm, 28Gbps

16nm प्रक्रिया में निर्मित 28 Gbps SerDes वाले हाई-स्पीड (डेटा सेंटर) संचार चिप्स के लिए अनुकूलित ESD सुरक्षा समाधानों की आवश्यकता होती है।

स्थानीय ईएसडी क्लैंप को इन आवश्यकताओं को पूरा करना होगा:

- 3.3V से कम ESD तनाव के तहत दोष वोल्टेज वाले संवेदनशील पतले ऑक्साइड 0.8V कोर ट्रांजिस्टरों का संरक्षण

-कम लीकेज वाला ESD क्लैंप, उच्च तापमान (125°C) पर 10nA से कम।

-छोटे सिलिकॉन फुटप्रिंट के कारण एक ही संचार चिप पर कई चैनल संभव हो पाते हैं

-कोई प्रतिरोधक नहीं

- > 2kV HBM

- अधिकतम ESD जंक्शन धारिता 100fF है

चित्र 7: ट्रांसफॉर्मेशन इंटरफेस के डिफरेंशियल पेयर की सुरक्षा अवधारणा का योजनाबद्ध आरेख। डिफरेंशियल पेयर के दोनों पथों में एक लोकल क्लैम्प और एक पैरेलल रिवर्स डायोड जोड़ा गया है।

टीएसएमसी की 16 एनएम फिनफेट तकनीक पर आधारित चिप्स के व्यापक विश्लेषण के आधार पर, ईएसडी-ऑन-एससीआर अवधारणा को स्थानीय क्लैम्पिंग डिवाइस के रूप में चुना गया। टीएलपी डेटा चित्र 8 में दिखाया गया है।

1.000um² से कम क्षेत्रफल में 2 एम्पियर से अधिक करंट वाले पतले ऑक्साइड उपकरणों की सुरक्षा करें। उच्च तापमान पर रिसाव लगभग 1nA होता है।

चित्र 8: स्थानीय क्लैम्पिंग डिवाइस के रूप में उपयोग किए जाने वाले एससीआर पर ईएसडी डिवाइस का टीएलपी माप। यह डिवाइस पतले ऑक्साइड ट्रांजिस्टर के दोष वोल्टेज तक पहुंचने से पहले 2ए से अधिक का प्रवाह प्राप्त कर लेता है।

चित्र 9: एससीआर (स्पाइस) पर ईएसडी का कैपेसिटिव सिमुलेशन। पीएडी की वोल्टेज सीमा में कैपेसिटेंस 100fF के लक्ष्य स्तर से नीचे रहता है।

यह सुनिश्चित करने के लिए कि ईएसडी सुरक्षा क्लैंप उच्च गति वाले सेरडेस के संचालन को प्रभावित न करे, पैरासिटिक जंक्शन कैपेसिटेंस को पीएडी वोल्टेज पर सिम्युलेट किया जाता है, जैसा कि चित्र 9 में दिखाया गया है। इलेक्ट्रोस्टैटिक सुरक्षा इकाई के कैपेसिटिव लोड को सिम्युलेट करने के लिए डायोड जंक्शन पर आधारित एक समतुल्य मॉडल का उपयोग किया जाता है।

3. सिलिकॉन फोटोनिक्स 28nm, 28Gbps

नए ऑप्टिकल ट्रांससीवर पर काम कर रही कई कंपनियों ने सहायता के लिए हमसे संपर्क किया। सामान्य कम गति वाले इनपुट/आउटपुट (1.8V) के लिए, फाउंड्री द्वारा प्रदान की गई एनालॉग/डिजिटल इनपुट/आउटपुट लाइब्रेरी पर्याप्त है। इन पैड के लिए ईएसडी आवश्यकता 2kV HBM है।

दूसरी ओर, फाउंड्री लाइब्रेरी में एनालॉग I/O उच्च गति इंटरफेस में अत्यधिक परजीवी धारिता उत्पन्न करता है। डिज़ाइनरों की आवश्यकता है कि कुल ESD धारिता को 15fF से कम किया जाए।

28nm CMOS SoC को सिलिकॉन फोटोनिक्स के साथ एक साझा/हाइब्रिड एकीकृत पैकेज में पैक किया गया है (चित्र 10)। चूंकि यह फ्लिप-चिप असेंबली ESD-नियंत्रित वातावरण में की जाती है, इसलिए उत्पादन पर प्रभाव डाले बिना ESD सुरक्षा स्तर को 200V HBM तक कम किया जा सकता है।

चित्र 10: (उदाहरण) फ्लिप-चिप बॉन्डिंग प्रक्रिया का उपयोग करके सिलिकॉन फोटोनिक्स उपकरणों पर इलेक्ट्रॉनिक आईसी (ड्राइवर) की पैकेजिंग (?आईओपी 2016 [11])।

चित्र 11: सिलिकॉन फोटोनिक्स SerDes इंटरफेस में प्रयुक्त सरलीकृत Tx/आउटपुट सर्किट।

28Gbps इंटरफ़ेस डिफरेंशियल पेयर कॉन्सेप्ट का उपयोग करता है, जैसा कि चित्र 11 में दिखाया गया है। स्विचिंग गति सुनिश्चित करने के लिए 0.9V कोर ट्रांजिस्टर का उपयोग करके 1V कार्यात्मक सर्किट बनाएं। हालांकि, ये ट्रांजिस्टर Rx, Tx सिग्नल के लिए उपलब्ध ESD डिज़ाइन विंडो को 4V तक कम कर देते हैं।

ईएसडी सुरक्षा के लिए अन्य आवश्यकताओं में कम रिसाव संचालन और छोटा सिलिकॉन क्षेत्र शामिल हैं।

ESD सुरक्षा डिज़ाइन में एक पूर्ण स्थानीय सुरक्षा क्लैम्पिंग अवधारणा शामिल है, जैसा कि चित्र 12 में दिखाया गया है। 1V सप्लाई क्लैम्प को एकीकृत किया गया है ताकि यह सुनिश्चित किया जा सके कि सभी तनाव स्थितियों को इंटरफ़ेस पर स्थानीय रूप से नियंत्रित किया जाए और बस प्रतिरोध के प्रभावों को समाप्त किया जाए। संपूर्ण क्लैम्पिंग संरचना को सब्सट्रेट से अलग रखा गया है ताकि सब्सट्रेट से उत्पन्न होने वाले शोर को कम किया जा सके, जो चिप पर दूर स्थित डिजिटल सर्किट से आ सकता है।

चित्र 12: SerDes परिपथ के Rx और Tx नोड्स के लिए एक पूर्ण स्थानीय सुरक्षा विधि का योजनाबद्ध आरेख (बाएं)। SCR पर आधारित ESD उपकरण। इसी लेआउट में एक SCR-आधारित 1V पावर क्लैंप एकीकृत किया गया है (दाएं)। ESD का कुल क्षेत्रफल 683.75um² है।

I/O PAD मॉड्यूल पर कुल परजीवी धारिता विभिन्न पहलुओं से मिलकर बनती है। जंक्शन धारिता को डायोड के फाउंड्री-सप्लाई किए गए Spice मॉडल से आसानी से निकाला जा सकता है। स्थानीय ESD क्लैंप के धातु कनेक्शन महत्वपूर्ण धारिता जोड़ते हैं। परजीवी धातु धारिता को PEX निष्कर्षण से प्राप्त किया जा सकता है। धातु कनेक्शनों की चौड़ाई कम करने से धारिता कम हो जाती है, लेकिन लाइन की स्थिरता भी कम हो जाती है। न्यूनतम धातु चौड़ाई विभिन्न धातुओं पर ESD तनाव लागू करके प्राप्त की जाती है।

जब ग्राहकों को अति निम्न धारिता (100fF से काफी नीचे) का उपयोग करके ESD सुरक्षा की आवश्यकता होती है, तो PEX निष्कर्षण में धातु का डमी अनुभाग शामिल किया जाएगा।

एक पुनरावृत्ति प्रक्रिया (लेआउट, PEX निष्कर्षण) के माध्यम से, ESD क्लैंप सर्किट की कुल परजीवी धारिता को 15fF से कम कर दिया गया। नीचे दिया गया आरेख इस प्रक्रिया के विभिन्न चरणों को दर्शाता है। नीचे दिया गया ग्राफ (चित्र 13) PAD पर बायस वोल्टेज के सापेक्ष संधारित्र मान को दर्शाता है।

ग्राउंड के सापेक्ष परजीवी धारिता को कम किया जाना चाहिए ताकि उच्च आवृत्ति वाले सिग्नल ग्राउंड में शंट न हो जाएं।

समीकरण 1: संधारित्र प्रतिघात Xc (ओम में) सिग्नल आवृत्ति (f) और धारिता (C) के व्युत्क्रमानुपाती होता है।

उच्च आवृत्तियों (>50 GHz) के लिए, परजीवी धारिता ग्राउंड के प्रतिरोध के रूप में प्रकट होती है। यह प्रतिबाधा पर्याप्त रूप से उच्च होनी चाहिए। 15 fF संधारित्र का प्रतिरोध 50 GHz पर लगभग 200 ओम होता है।

पुनरावृति प्रक्रिया के दौरान, परजीवी धारिता पर धातु कनेक्शनों के प्रभाव को कम करने के लिए, कुछ नियमों का उपयोग किया गया था।

- अनावश्यक वाया कनेक्शन हटाएँ

- धातु 1 को जितना हो सके कम करें और इसे केवल संयोजी प्रसार क्षेत्र के ऊपर ही रखें। 

- धातु की परत 1 को जंक्शन क्षेत्र से गुजरने से रोकें।

-ऊर्ध्वाधर (ऊपर की ओर) कनेक्शन

यदि उपरोक्त विधियों के माध्यम से परजीवी धारिता को कम भी कर दिया जाए, तो भी उन्नत नोड्स पर परजीवी धारिता का 42% हिस्सा धातु कनेक्शनों से संबंधित रहता है।

चित्र 13: इनपुट/आउटपुट वोल्टेज पर परजीवी धारिता (केवल कुल और जंक्शन धारिता)।

चित्र 12 में दर्शाई गई स्थानीय क्लैम्पिंग विधि की तुलना एचबीएम ईएसडी तनावों के क्षणिक स्पाइस सिमुलेशन का उपयोग करके 2 अन्य अवधारणाओं से की गई।

- अवधारणा 1: प्रस्तावित स्थानीय क्लैम्पिंग

- अवधारणा 2: फाउंड्री द्वारा प्रदान किया गया I/O PAD मॉड्यूल (फाउंड्री द्वारा सुझाया गया ड्यूल डायोड और कोर पावर क्लैम्प)

- अवधारणा 3: डुअल डायोड और सोफिक्स 1V कोर प्रोटेक्शन क्लैम्प का संयोजन

चित्र 14 से यह स्पष्ट है कि अवधारणा 2 और 3 पतले ऑक्साइड ट्रांजिस्टर [12] पर आधारित संवेदनशील सर्किट के दोष वोल्टेज (4V) [12] की तुलना में बहुत अधिक वोल्टेज ड्रॉप उत्पन्न करते हैं।

चित्र 14: HBM तनाव के तहत क्षणिक स्पाइस सिमुलेशन। यह सत्यापित करने के लिए 3 अवधारणाओं की तुलना की गई कि ESD तनाव के दौरान संवेदनशील नोड्स पर वोल्टेज ड्रॉप अधिकतम 4V से नीचे रहता है। केवल अनुशंसित स्थानीय क्लैम्पिंग ही ESD तनाव को 4V से नीचे रख सकती है। 1kV HBM तनाव और 1kV मजबूती के लिए ESD डिवाइस स्केलिंग का उपयोग करके तुलना की गई। संयुक्त NPN/PNP मॉडल का उपयोग करके SCR स्थानीय क्लैम्पिंग के स्नैपबैक का अनुकरण करें।

4. सिलिकॉन फोटोनिक्स 7nm फिनफेट

ऑप्टिकल इंटरकनेक्ट्स की बैंडविड्थ को और बढ़ाने के लिए (56 Gbps से आगे), हमारे ग्राहकों ने TSMC की 7nm FinFET तकनीक को अपनाया है।

प्रस्तावित समाधान चित्र 12 के समान है। ईएसडी सुरक्षा के दो संस्करण बनाए गए, एक में 50fF की परजीवी धारिता है और दूसरे में 15fF से कम की छोटी धारिता है। इस शोधपत्र में इन केस स्टडीज़ को शामिल किया जाएगा।

टीएसएमसी की 7 एनएम फिनफेट प्रक्रिया के प्रारंभिक परीक्षण से पता चलता है कि एससीआर पर ईएसडी स्थानीय क्लैम्पिंग सर्किट का वांछित प्रभाव है (चित्र 15)।

7nm तकनीक में, कोर ट्रांजिस्टर (गेट से सोर्स और ड्रेन से सोर्स) का विफलता वोल्टेज लगभग 3V होता है। सौभाग्य से, कई SerDes अनुप्रयोगों में, श्रृंखला में जुड़े अन्य ट्रांजिस्टरों के कारण अधिक गुंजाइश होती है (चित्र 11)। परिपथ सिद्धांत के अनुसार, इन परिपथों का दोष वोल्टेज लगभग 4-5V होता है।

हाई-स्पीड इंटरफेस के लिए 2 डिज़ाइनों में 7nm ESD क्लैम्प्स को एकीकृत किया गया है। लेखन के समय, इन उत्पादों के नमूने अभी तक तैयार नहीं हैं, इसलिए CDM डेटा अभी उपलब्ध नहीं है।

चित्र 15: TSMC 7nm तकनीक पर आधारित ESD-on-SCR अवधारणा का TLP विश्लेषण। संवेदनशील कोर ट्रांजिस्टरों की सुरक्षा करें। 2kV HBM प्रदर्शन के लिए इस संदर्भ उपकरण को उच्च गति वाले SerDes की सुरक्षा के लिए 15fF और 50fF संस्करणों में छोटा किया गया है।

संक्षेप में प्रस्तुत करना

एनालॉग I/O PAD मॉड्यूल के लिए पारंपरिक "डुअल डायोड" ESD सुरक्षा अवधारणाओं को उन्नत CMOS और FinFET नोड्स में उच्च-गति SerDes इंटरफेस की सुरक्षा में समस्याओं का सामना करना पड़ा है। डायोड, बस रेसिस्टर और पावर क्लैम्प के बीच कुल वोल्टेज ड्रॉप कोर ट्रांजिस्टर के फॉल्ट वोल्टेज से आसानी से अधिक हो सकता है। इसके अतिरिक्त, "डायोड अप" एक सीमा कारक जोड़ता है।

इस शोध कार्य में कई ऐसे केस स्टडी दिखाए गए हैं जिनमें डुअल डायोड की अवधारणा को लोकल ईएसडी प्रोटेक्शन क्लैंप से बदल दिया गया है।

यह आई/ओ पैड मॉड्यूल स्वामित्वपूर्ण डायोड ट्रिगरिंग और ईएसडी-ऑन-एससीआर उपकरणों पर आधारित है। स्थानीय क्लैम्पिंग बस प्रतिरोध पर निर्भरता को कम करती है, क्लैम्पिंग वोल्टेज को घटाती है, और प्रत्येक एनालॉग आई/ओ को व्यक्तिगत रूप से अनुकूलित करने की अनुमति देती है। इसके अलावा, ये उदाहरण दर्शाते हैं कि बहुत कम परजीवी धारिता और छोटे सिलिकॉन क्षेत्र के साथ ईएसडी सुरक्षा बनाना संभव है।

उन्नत CMOS और FinFET नोड्स पर समर्पित ESD परीक्षण चिप्स पर आधारित डेटा। इस कार्य में प्रयुक्त एनालॉग I/O का उपयोग 20 से अधिक कंपनियां 28nm CMOS, 16nm/12nm और 7nm FinFET प्रौद्योगिकियों में उच्च गति वाले SerDes इंटरफेस की सुरक्षा के लिए करती हैं।

अस्वीकरण: यह लेख "आईपी और एसओसी डिज़ाइन" से लिया गया है, जो बौद्धिक संपदा अधिकारों के संरक्षण का समर्थन करता है। कृपया पुनर्मुद्रण में मूल स्रोत और लेखक का उल्लेख करें। यदि कोई उल्लंघन होता है, तो कृपया इसे हटाने के लिए हमसे संपर्क करें।