No mundo atual, a demanda por transmissão de dados aumenta a cada dia. A quantidade de dados que as pessoas consomem diariamente assistindo a vídeos continua a crescer. Com a popularização de smartphones, aplicativos de computador, data centers e trocas de informações a longa distância, a demanda por diferentes larguras de banda continua a aumentar. Essa demanda, por sua vez, impulsionou a indústria de semicondutores a continuar desenvolvendo e buscando um desenvolvimento mais rápido de interfaces sem fio, com fio e ópticas. Há alguns anos, o limite de velocidade era em torno de 10 Gbps. Recentemente, os circuitos estão operando a 56 Gbps ou até mesmo 112 Gbps.

Para interfaces de comunicação de alta velocidade como essas, os projetistas de chips precisam limitar a capacitância parasita dos circuitos de proteção ESD integrados à interface. Como os métodos tradicionais de ESD apresentam limitações, são necessários circuitos de E/S analógicos especiais. Este artigo demonstra soluções de ESD comprovadas em silício para processos CMOS de 28 nm da TSMC e processos FinFET de 16 nm, 12 nm e 7 nm da TSMC. A capacitância parasita das soluções de ESD é reduzida para menos de 100 fF e, para algumas aplicações de fotônica de silício, chega a ser reduzida para menos de 20 fF.

A Figura 1 mostra o método ESD tradicional de simulação de um módulo I/O PAD. Consiste em um diodo conectando Vss ao I/O PAD e um diodo conectando o módulo I/O PAD a Vdd e um circuito de proteção de alimentação/trilho entre Vdd e Vss [1-5].

Os projetistas de circuitos integrados gostam disso porque esses dois projetos de diodo são fáceis de implementar, têm uma pequena área de silício e uma capacitância parasita relativamente baixa.

Figura 1: Métodos tradicionais de ESD aplicados a muitos módulos de PAD de E/S: um diodo de Vss para E/S e outro diodo de E/S para Vdd. Um limitador de potência é usado para a combinação de tensão de 1/2.

Para nós sensíveis, os projetistas de circuitos integrados adicionam um resistor de isolamento entre a E/S e o circuito para aumentar a janela de projeto ESD. Se o circuito funcional não suportar a corrente de descarga eletrostática (ESD), adicione um circuito de proteção secundário após o resistor de isolamento (Figura 2).

Figura 2: Às vezes, os projetistas de circuitos integrados adicionam um resistor entre o módulo de E/S e o circuito, e colocam um pequeno resistor de proteção secundário na frente do circuito sensível. Isso aumenta a janela de projeto ESD.

Existem diversos problemas com essa abordagem simples, especialmente com interfaces de alta velocidade:

(1) A resistência de isolamento afeta seriamente a operação em alta velocidade e aumenta o ruído.

(2) Os diodos ESD podem introduzir capacitância parasita excessiva entre o PAD de sinal e a linha de alimentação.

(3) Devido ao acoplamento de ruído entre PAD e Vdd ou a tensão do sinal pode ser maior que a tensão de referência Vdd, ou devido a problemas de casamento, algumas interfaces não podem suportar a estimulação de tensão causada pelo diodo do módulo PAD de E/S para Vdd.

(4) Para nós sensíveis, a queda de tensão total no caminho de corrente ESD esperado pode ser maior que a tensão de falha do circuito funcional [5].

Uma maneira fácil de reduzir a capacitância (questão 2) e aumentar a tolerância à tensão (questão 3) é usar 2 ou mais diodos em série. No entanto, isso leva a maiores quedas de tensão sob estresse ESD, piorando assim o problema 4. Em 2017, uma alternativa com um novo conceito bipolar foi proposta [6-7].

Este artigo discute um projeto no qual o projetista de CI substituiu a abordagem tradicional de ESD de diodo duplo por um conceito de proteção local, conforme mostrado na Figura 3. Se a operação funcional não tolerar o diodo indo de "IN" para Vdd, ele pode ser removido. Isso é típico para saídas à prova de falhas, hot-plug, open-drain, entradas de espera fria ou interfaces resistentes a sobretensão [8].

Figura 3: Esquema de circuito simplificado usando proteção ESD por grampo local. Se a operação funcional for necessária, o diodo entre IN e Vdd pode ser removido. Em alguns casos, outro grampo é adicionado entre Vdd e "IN".

O método de fixação local apresenta muitas vantagens:

(1) Reduzir a dependência da resistência do barramento

(2) A queda de tensão em condições ESD é bastante reduzida sem a necessidade de resistores de isolamento, tornando-o muito adequado para nós sensíveis.

(3) Oferece diferentes opções para reduzir a capacitância parasita (ver estudo de caso abaixo)

(4) Cada PAD de E/S pode ser otimizado separadamente. Por exemplo: Alguns PADs podem exigir maior tolerância a ESD, caso contrário, não podem suportar a descarga do diodo entre E/S e Vdd.

O estudo de caso a seguir resume vários métodos de fixação local com capacitância parasita (ultra)baixa para proteger interfaces SerDes de alta velocidade, desde CMOS de 28 nm até FinFET de 7 nm. Diferentes tipos de fixação local baseados em SCR foram usados ​​no estudo de caso (Fig. 4). SCR disparado por diodo e ESD-on-SCR foram usados ​​anteriormente para proteger interfaces LNA sem fio [9].

Figura 4: Dois clipes de proteção ESD usados ​​no estudo de caso. Quando o nível de E/S eleva a queda de tensão do diodo (Ânodo-G2) acima da tensão Vdd, o SCR Sofics ESD-on-SCR é acionado. Assim que o Ânodo-G2 e o diodo de disparo são polarizados diretamente, o DTSCR Sofics é ligado.

1. FPGA 28nm, SerDes de 28Gbps

Para uma série de produtos FPGA avançados no processo de 28 nm da TSMC, os clientes exigem unidades de proteção ESD personalizadas. A interface SerDes de 28 Gbps requer as seguintes especificações:

-A capacitância parasita está bem abaixo de 100 fF.

Nível de ESD: > 1kV HBM; > 250V CDM

Uma versão reduzida do circuito de proteção DTSCR da Sofics foi escolhida para a proteção local das interfaces de transmissão (Tx) e recepção (Rx). Um circuito de proteção CDM secundário foi adicionado atrás do resistor de isolamento para proteger a fina camada de óxido da porta no caso do receptor (Figura 5). A capacitância parasita do DTSCR, do diodo reverso e das conexões metálicas foi mantida abaixo de 80 fF.

Figura 5: Esquema do estágio de recepção (entrada) do SerDes de 28 Gbps, mostrando os estágios de fixação local DTSCR e de proteção secundária para proteção CDM aprimorada.

Para atender à especificação S11 – Perda de Retorno, um indutor é colocado em série com o DTSCR (Figura 6). Cumpre todas as especificações, incluindo CDM. O dispositivo FPGA atinge mais de 300 V com uma corrente de pico de 4.5 A. Todos os resultados da análise foram apresentados no evento IEW 2011 [10].

Figura 6: Para atender à especificação S11, um indutor é colocado em série com o DTSCR. A bobina reduz o pico de S11 em 10 GHz e 20 GHz.

2. SerDes universal de 16 nm, 28 Gbps

Chips de comunicação de alta velocidade (para data centers) com SerDes de 28 Gbps em processo de 16nm exigem soluções de proteção ESD personalizadas.

Os grampos ESD locais devem atender aos seguintes requisitos:

- Proteção de transistores sensíveis com núcleo de óxido fino de 0.8 V com tensão de falha sob estresse ESD abaixo de 3.3 V

-Disjuntor ESD de baixa fuga, menos de 10nA em alta temperatura (125°C)

-O tamanho reduzido do chip de silício permite a utilização de múltiplos canais no mesmo chip de comunicação.

-Sem resistor

-> 2kV HBM

-A capacitância máxima da junção ESD é de 100 fF

Figura 7: Diagrama esquemático do conceito de proteção de pares diferenciais de interfaces Tx. Um circuito de proteção local e um diodo reverso paralelo são adicionados a ambos os caminhos do par diferencial.

Com base em uma análise extensa de chips baseados na tecnologia FinFET de 16 nm da TSMC, o conceito ESD-on-SCR foi escolhido como dispositivo de proteção local. Os dados TLP são mostrados na Figura 8.

Proteja dispositivos de óxido fino acima de 2 amperes em uma área inferior a 1.000 µm². A fuga em altas temperaturas é de aproximadamente 1 nA.

Figura 8: Medição TLP de um dispositivo ESD em um SCR usado como dispositivo de proteção local. O dispositivo atinge mais de 2A antes de alcançar a tensão de falha dos transistores de óxido fino.

Figura 9: Simulação capacitiva de ESD em SCR (Spice). A capacitância permanece abaixo do nível alvo de 100 fF na faixa de tensão do PAD.

Para garantir que o circuito de proteção ESD não afete a operação do SerDes de alta velocidade, a capacitância parasita da junção é simulada na tensão do PAD, conforme mostrado na Figura 9. Um modelo equivalente baseado em uma junção de diodo é usado para simular a carga capacitiva da unidade de proteção eletrostática.

3. Fotônica de silício 28nm, 28Gbps

Diversas empresas que trabalham em novos transceptores ópticos entraram em contato conosco em busca de suporte. Para E/S de baixa velocidade (1.8 V), a biblioteca de E/S analógica/digital fornecida pela fundição é suficiente. O requisito de ESD para esses PADs é de 2 kV HBM.

Por outro lado, as entradas/saídas analógicas nas bibliotecas de fabricação introduzem capacitância parasita excessiva em interfaces de alta velocidade. Os projetistas exigem que a capacitância ESD total seja reduzida para menos de 15 fF.

O SoC CMOS de 28 nm é co-empacotado com fotônica de silício em um pacote integrado compartilhado/híbrido (Figura 10). Como essa montagem flip-chip é realizada em um ambiente com controle de ESD, o nível de proteção ESD pode ser reduzido para 200 V HBM sem afetar o rendimento.

Figura 10: (Exemplo) Embalagem de CIs eletrônicos (drivers) em dispositivos fotônicos de silício usando um processo de ligação flip-chip (?IOP 2016 [11]).

Figura 11: Circuito Tx/saída simplificado usado na interface SerDes de fotônica de silício.

A interface de 28 Gbps utiliza o conceito de par diferencial, conforme mostrado na Figura 11. Crie um circuito funcional de 1 V usando transistores com núcleo de 0.9 V para garantir que as velocidades de comutação possam ser alcançadas. No entanto, esses transistores reduzem a janela de projeto ESD disponível para os sinais Rx e Tx para 4 V.

Outros requisitos para proteção contra ESD incluem operação com baixa fuga de corrente e pequena área de silício.

O projeto de proteção ESD inclui um conceito completo de proteção local por meio de circuitos de proteção, conforme mostrado na Figura 12. Um circuito de proteção de 1V é integrado para garantir que todas as condições de estresse sejam tratadas localmente na interface e que os efeitos da resistência do barramento sejam eliminados. Toda a estrutura de proteção é isolada do substrato para reduzir o ruído proveniente do substrato que possa ter origem em circuitos digitais localizados mais distantes no chip.

Figura 12: Esquema de um método completo de proteção local para os nós Rx e Tx de um circuito SerDes (esquerda). Dispositivos ESD baseados em SCR. Um circuito de proteção contra descarga eletrostática (ESD) de 1V baseado em SCR está integrado no mesmo layout (direita). A área total de proteção contra ESD é de 683.75 µm².

A capacitância parasita total no módulo I/O PAD é composta por diferentes componentes. A capacitância de junção pode ser facilmente obtida a partir do modelo Spice do diodo fornecido pela fundição. As conexões metálicas do circuito de proteção ESD local adicionam uma capacitância significativa. A capacitância parasita do metal pode ser obtida por meio da extração de dados PEX. Reduzir a largura das conexões metálicas diminui a capacitância, mas também reduz a estabilidade da linha. A largura mínima das conexões metálicas é determinada aplicando-se estresse ESD a diferentes metais.

Quando os clientes necessitarem de proteção ESD utilizando capacitância ultrabaixa (bem abaixo de 100fF), a seção fictícia de metal será incluída na extração do PEX.

Por meio de um processo iterativo (layout, extração de PEX), a capacitância parasita total do circuito de proteção ESD foi reduzida para menos de 15 fF. O diagrama abaixo mostra as diferentes etapas desse processo. O gráfico abaixo (Figura 13) mostra o valor do capacitor em função da tensão de polarização no PAD.

A capacitância parasita em relação ao terra deve ser reduzida para evitar que sinais de alta frequência sejam desviados para o terra.

Equação 1: A reatância capacitiva Xc (em ohms) é inversamente proporcional à frequência do sinal (f) e à capacitância (C).

Para frequências elevadas (acima de 50 GHz), a capacitância parasita manifesta-se como resistência em relação ao terra. Essa impedância deve ser suficientemente alta. Um capacitor de 15 fF apresenta uma resistência de aproximadamente 200 ohms a 50 GHz.

Durante o processo de iteração, a fim de reduzir o impacto das conexões metálicas na capacitância parasita, algumas regras foram utilizadas.

-Remover conexões desnecessárias

- Reduza ao máximo a quantidade de metal 1 e coloque-o apenas sobre a área de difusão de conexão. 

- Impedir que a camada metálica 1 passe pela área de junção.

-Conexão vertical (ascendente)

Mesmo que a capacitância parasita seja reduzida pelos métodos acima, 42% da capacitância parasita em nós avançados ainda está relacionada a conexões metálicas.

Figura 13: Capacitância parasita na tensão de E/S (capacitância total e de junção apenas).

O método de fixação local da Figura 12 foi comparado com outros dois conceitos usando simulações transientes Spice de tensões ESD em HBM.

- Conceito 1: Fixação local proposta

- Conceito 2: Módulo I/O PAD fornecido pela Foundry (diodo duplo e circuito de proteção de alimentação sugeridos pela Foundry)

- Conceito 3: Combinação de diodo duplo e grampo de proteção de núcleo Sofics 1V

A partir da Figura 14, fica claro que os Conceitos 2 e 3 produzem quedas de tensão muito maiores do que a tensão de falha (4V) [12] de circuitos sensíveis baseados em transistores de óxido fino [12].

Figura 14: Simulação transiente Spice sob estresse HBM. Três conceitos foram comparados para verificar se a queda de tensão em nós sensíveis permanece abaixo de um máximo de 4V durante o estresse ESD. Somente o clamping local recomendado consegue manter o estresse ESD abaixo de 4V. As comparações foram feitas usando estresse HBM de 1kV e dimensionamento de dispositivos ESD para robustez de 1kV. Simule o snapback do clamping local SCR usando um modelo combinado NPN/PNP.

4. Silicon Photonics 7nm FinFET

Para aumentar ainda mais a largura de banda das interconexões ópticas (além de 56 Gbps), nossos clientes adotaram a tecnologia FinFET de 7 nm da TSMC.

A solução proposta é semelhante à da Figura 12. Foram criadas duas versões de proteção ESD: uma com capacitância parasita de 50 fF e outra com capacitância reduzida, inferior a 15 fF. Esses estudos de caso serão incluídos neste artigo.

Os testes preliminares do processo FinFET de 7 nm da TSMC mostram que o circuito de proteção ESD local no SCR tem o efeito desejado (Figura 15).

Na tecnologia de 7nm, a tensão de falha dos transistores principais (porta-fonte e dreno-fonte) é de cerca de 3V. Felizmente, em muitas aplicações SerDes, há mais margem de segurança devido à conexão de outros transistores em série (Figura 11). De acordo com o princípio do circuito, a tensão de falha desses circuitos é de cerca de 4-5V.

Circuitos de proteção ESD de 7 nm foram integrados em dois projetos para interfaces de alta velocidade. No momento da redação deste documento, amostras desses produtos ainda não estão disponíveis, portanto, os dados do CDM ainda não podem ser consultados.

Figura 15: Análise TLP do conceito ESD-on-SCR baseado na tecnologia TSMC de 7 nm. Proteção de transistores de núcleo sensíveis. Este dispositivo de referência para desempenho HBM de 2 kV foi reduzido para versões de 15 fF e 50 fF para proteger SerDes de alta velocidade.

Resumir

Os conceitos tradicionais de proteção ESD com "diodo duplo" para módulos PAD de E/S analógica têm apresentado problemas na proteção de interfaces SerDes de alta velocidade em nós CMOS e FinFET avançados. A queda de tensão total nos diodos, resistores de barramento e circuitos de proteção de alimentação pode facilmente exceder a tensão de falha do transistor central. Além disso, a configuração "diodo em curto" adiciona um fator limitante.

Este trabalho apresenta diversos estudos de caso onde o conceito de diodo duplo é substituído por um circuito de proteção ESD local.

Módulo I/O PAD baseado em acionamento por diodo proprietário e dispositivos ESD-on-SCR. O clamping local reduz a dependência da resistência do barramento, diminui a tensão de clamping e permite a otimização individual de cada E/S analógica. Além disso, esses casos demonstram que é possível criar proteção ESD com capacitância parasita muito baixa e área de silício reduzida.

Dados baseados em chips de teste ESD dedicados em nós CMOS e FinFET avançados. A E/S analógica neste trabalho é utilizada por mais de 20 empresas para proteger interfaces SerDes de alta velocidade em tecnologias CMOS de 28 nm, FinFET de 16n/12 nm e 7 nm.

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