ในโลกปัจจุบัน ความต้องการในการส่งข้อมูลเพิ่มขึ้นทุกวัน ปริมาณข้อมูลที่ผู้คนใช้ในการรับชมวิดีโอในแต่ละวันก็เพิ่มขึ้นอย่างต่อเนื่อง ด้วยการแพร่หลายของสมาร์ทโฟน แอปพลิเคชันคอมพิวเตอร์ ศูนย์ข้อมูล และการแลกเปลี่ยนข้อมูลทางไกล ความต้องการแบนด์วิดท์ต่างๆ จึงเพิ่มขึ้นอย่างต่อเนื่อง ความต้องการนี้ส่งผลให้วงการเซมิคอนดักเตอร์ต้องพัฒนาและแสวงหาการพัฒนาที่รวดเร็วยิ่งขึ้นสำหรับอินเทอร์เฟซไร้สาย แบบมีสาย และแบบมีสาย เมื่อไม่กี่ปีที่ผ่านมา ความเร็วสูงสุดอยู่ที่ประมาณ 10 Gbps แต่ปัจจุบันวงจรต่างๆ ทำงานที่ความเร็ว 56 Gbps หรือแม้กระทั่ง 112 Gbps แล้ว

สำหรับอินเทอร์เฟซการสื่อสารความเร็วสูงเช่นนี้ นักออกแบบชิปจำเป็นต้องจำกัดค่าความจุปรสิตของวงจรป้องกัน ESD บนชิปที่เชื่อมต่อกับอินเทอร์เฟซ เนื่องจากวิธีการ ESD แบบดั้งเดิมมีข้อบกพร่อง จึงจำเป็นต้องใช้วงจร I/O แบบอนาล็อกพิเศษ บทความนี้แสดงให้เห็นถึงโซลูชัน ESD ที่ได้รับการพิสูจน์แล้วบนซิลิคอนสำหรับ TSMC 28nm ในกระบวนการ CMOS และ TSMC 16nm, 12nm และ 7nm ในกระบวนการ FinFET ค่าความจุปรสิตของโซลูชัน ESD ลดลงเหลือต่ำกว่า 100fF และสำหรับการใช้งานซิลิคอนโฟโตนิกส์บางอย่าง ค่าความจุปรสิตจะลดลงเหลือต่ำกว่า 20fF ด้วยซ้ำ

รูปที่ 1 แสดงวิธีการ ESD แบบดั้งเดิมในการจำลองโมดูล I/O PAD ซึ่งประกอบด้วยไดโอดที่เชื่อมต่อ Vss กับ I/O PAD และไดโอดที่เชื่อมต่อโมดูล I/O PAD กับ Vdd และแคลมป์ไฟ/รางระหว่าง Vdd และ Vss [1-5]

นักออกแบบวงจรไอซีชื่นชอบการออกแบบไดโอดทั้งสองแบบนี้ เพราะง่ายต่อการใช้งาน มีขนาดเล็กบนแผ่นซิลิคอน และมีค่าความจุปรสิตค่อนข้างต่ำ

รูปที่ 1: วิธีการป้องกัน ESD แบบดั้งเดิมที่ใช้กับโมดูล I/O PAD จำนวนมาก: ไดโอดหนึ่งตัวจาก Vss ไปยัง I/O และไดโอดอีกตัวจาก I/O ไปยัง Vdd ใช้แคลมป์วัดแรงดันไฟหนึ่งตัวสำหรับการทดสอบแรงดันครึ่งหนึ่ง

สำหรับจุดเชื่อมต่อที่ไวต่อไฟฟ้าสถิต นักออกแบบวงจรจะเพิ่มตัวต้านทานแยกส่วนระหว่างอินพุต/เอาต์พุตและวงจรเพื่อเพิ่มช่วงการออกแบบ ESD หากวงจรใช้งานไม่สามารถรับมือกับกระแสไฟฟ้าสถิต (ESD) ได้ ให้เพิ่มตัวหนีบรองหลังจากตัวต้านทานแยกส่วน (รูปที่ 2)

รูปที่ 2: บางครั้ง นักออกแบบวงจรไอซีจะเพิ่มตัวต้านทานระหว่างโมดูล I/O PAD กับวงจร และวางแคลมป์รองขนาดเล็กไว้ด้านหน้าวงจรที่ไวต่อไฟฟ้าสถิต เพื่อเพิ่มช่วงการออกแบบ ESD ให้กว้างขึ้น

แนวทางที่เรียบง่ายนี้มีปัญหาอยู่หลายประการ โดยเฉพาะอย่างยิ่งเมื่อใช้กับอินเทอร์เฟซความเร็วสูง:

(1) ความต้านทานการแยกส่งผลกระทบอย่างร้ายแรงต่อการทำงานที่ความเร็วสูงและเพิ่มเสียงรบกวน

(2) ไดโอด ESD อาจทำให้เกิดความจุปรสิตมากเกินไประหว่าง PAD สัญญาณและสายไฟ

(3) เนื่องจากสัญญาณรบกวนระหว่าง PAD และ Vdd หรือแรงดันสัญญาณอาจสูงกว่าแรงดันอ้างอิง Vdd หรือเนื่องจากปัญหาการจับคู่ อินเทอร์เฟซบางส่วนไม่สามารถทนต่อการกระตุ้นแรงดันที่เกิดจากไดโอดจากโมดูล I/O PAD ไปยัง Vdd ได้

(4) สำหรับโหนดที่ไวต่อการเปลี่ยนแปลง แรงดันตกคร่อมรวมบนเส้นทางกระแส ESD ที่คาดไว้อาจสูงกว่าแรงดันผิดพลาดของวงจรการทำงาน [5]

วิธีง่ายๆ ในการลดค่าความจุ (คำถามที่ 2) และเพิ่มความทนทานต่อแรงดันไฟฟ้า (คำถามที่ 3) คือการใช้ไดโอด 2 ตัวขึ้นไปต่ออนุกรมกัน อย่างไรก็ตาม วิธีนี้จะทำให้แรงดันไฟฟ้าตกมากขึ้นภายใต้สภาวะ ESD ซึ่งจะทำให้ปัญหาที่ 4 แย่ลง ในปี 2017 ได้มีการเสนอทางเลือกอื่นด้วยแนวคิดไบโพลาร์แบบใหม่ [6-7]

บทความนี้กล่าวถึงโครงการที่นักออกแบบ IC แทนที่วิธีการ ESD แบบไดโอดคู่แบบดั้งเดิมด้วยแนวคิดการหน่วงการป้องกันเฉพาะที่ ดังแสดงในรูปที่ 3 หากการทำงานไม่สามารถทนต่อการเปลี่ยนสถานะของไดโอดจาก "IN" เป็น Vdd ได้ ก็สามารถถอดออกได้ ซึ่งเป็นเรื่องปกติสำหรับเอาต์พุตแบบ fail-safe, hot-plug, open-drain, อินพุตแบบ cold-standby หรืออินเทอร์เฟซที่ทนต่อแรงดันเกิน [8]

รูปที่ 3: แผนผังวงจรแบบง่ายโดยใช้การป้องกัน ESD แบบแคลมป์เฉพาะจุด หากต้องการใช้งานตามปกติ สามารถถอดไดโอดระหว่าง IN และ Vdd ออกได้ ในบางกรณี อาจมีการเพิ่มแคลมป์อีกตัวระหว่าง Vdd และ "IN"

วิธีการยึดตรึงเฉพาะจุดมีข้อดีหลายประการ:

(1) ลดการพึ่งพาความต้านทานของบัส

(2) แรงดันตกคร่อมภายใต้สภาวะ ESD ลดลงอย่างมากโดยไม่จำเป็นต้องใช้ตัวต้านทานแยก ทำให้เหมาะสำหรับโหนดที่ไวต่อการเปลี่ยนแปลง

(3) มีตัวเลือกต่างๆ สำหรับการลดความจุปรสิต (ดูตัวอย่างกรณีศึกษาด้านล่าง)

(4) สามารถปรับ PAD ของ I/O แต่ละตัวให้เหมาะสมแยกกันได้ ตัวอย่างเช่น PAD บางตัวอาจต้องการค่าความทนต่อ ESD ที่สูงกว่า มิฉะนั้นจะไม่สามารถทนต่อการคายประจุของไดโอดระหว่าง I/O และ Vdd ได้

กรณีศึกษาต่อไปนี้สรุปวิธีการหน่วงกระแสไฟฟ้าเฉพาะที่หลายวิธีที่มีความจุปรสิตต่ำมากเพื่อป้องกันอินเทอร์เฟซ SerDes ความเร็วสูงตั้งแต่ CMOS 28 นาโนเมตรถึง FinFET 7 นาโนเมตร ในกรณีศึกษานี้ใช้การหน่วงกระแสไฟฟ้าเฉพาะที่แบบ SCR หลายประเภท (รูปที่ 4) ก่อนหน้านี้มีการใช้ SCR ที่กระตุ้นด้วยไดโอดและ ESD-on-SCR เพื่อป้องกันอินเทอร์เฟซ LNA ไร้สาย [9]

รูปที่ 4: คลิปป้องกัน ESD สองตัวที่ใช้ในกรณีศึกษา เมื่อระดับ IO สูงขึ้นจนแรงดันตกคร่อมไดโอด (แอโนด-G2) สูงกว่าแรงดัน Vdd แล้ว Sofics ESD-on-SCR จะทำงาน เมื่อแอโนด-G2 และไดโอดทริกเกอร์ได้รับไบแอสไปข้างหน้าแล้ว Sofics DTSCR จะเปิดทำงาน

1.FPGA 28nm, เซิร์ฟเวอร์ 28Gbps

สำหรับผลิตภัณฑ์ FPGA ขั้นสูงหลายรุ่นที่ผลิตด้วยกระบวนการผลิต 28 นาโนเมตรของ TSMC ลูกค้าต้องการหน่วยป้องกัน ESD ที่ปรับแต่งได้ อินเทอร์เฟซ SerDes 28Gbps ต้องการข้อกำหนดเฉพาะดังต่อไปนี้:

-ค่าความจุปรสิตต่ำกว่า 100fF มาก

-ระดับ ESD: > 1kV HBM; > 250V CDM

เลือกใช้แคลมป์ DTSCR ของ Sofics รุ่นย่อส่วนเพื่อป้องกันเฉพาะจุดของอินเทอร์เฟซ Tx และ Rx มีการเพิ่มแคลมป์ CDM เฉพาะจุดตัวที่สองไว้ด้านหลังตัวต้านทานแยกเพื่อป้องกันออกไซด์ของเกตที่บางในเคส Rx (รูปที่ 5) ค่าความจุปรสิตของ DTSCR ไดโอดกลับด้าน และการเชื่อมต่อโลหะถูกควบคุมให้ต่ำกว่า 80fF

รูปที่ 5: แผนผังแสดงวงจร SerDes Rx (อินพุต) 28Gbps โดยแสดงวงจรหน่วงแรงดันเฉพาะที่ DTSCR และวงจรป้องกันรองเพื่อเพิ่มประสิทธิภาพการป้องกัน CDM

เพื่อให้ตรงตามข้อกำหนด S11–Return Loss จึงมีการวางตัวเหนี่ยวนำแบบอนุกรมกับ DTSCR (รูปที่ 6) ปฏิบัติตามข้อกำหนดทั้งหมดรวมถึง CDM อุปกรณ์ FPGA มีแรงดันไฟฟ้าเกิน 300V โดยมีกระแสสูงสุด 4.5A ผลการวิเคราะห์ทั้งหมดได้ถูกนำเสนอในงาน IEW 2011 [10]

รูปที่ 6: เพื่อให้เป็นไปตามข้อกำหนด S11 จึงมีการวางตัวเหนี่ยวนำไว้ในอนุกรมกับ DTSCR ขดลวดจะช่วยลดค่าสูงสุดของ S11 ที่ความถี่ 10 GHz และ 20 GHz

2. หน่วยประมวลผล SerDes สากล 16 นาโนเมตร 28 Gbps

ชิปสื่อสารความเร็วสูง (สำหรับศูนย์ข้อมูล) ที่มี SerDes ความเร็ว 28 Gbps ในกระบวนการผลิต 16 นาโนเมตร จำเป็นต้องใช้โซลูชันการป้องกัน ESD ที่ปรับแต่งได้

แคลมป์ ESD ในพื้นที่ต้องเป็นไปตามข้อกำหนดเหล่านี้:

- การป้องกันทรานซิสเตอร์แกนออกไซด์บาง 0.8V ที่ไวต่อแรงดันไฟฟ้าผิดปกติภายใต้สภาวะ ESD ที่ต่ำกว่า 3.3V

-แคลมป์ ESD ที่มีการรั่วไหลต่ำ น้อยกว่า 10 นาโนแอมป์ ที่อุณหภูมิสูง (125 องศาเซลเซียส)

-ขนาดซิลิคอนที่เล็กทำให้สามารถใช้งานหลายช่องสัญญาณบนชิปสื่อสารเดียวกันได้

-ไม่มีตัวต้านทาน

-> 2kV HBM

-ค่าความจุสูงสุดของจุดเชื่อมต่อ ESD คือ 100fF

รูปที่ 7: แผนภาพแสดงแนวคิดการป้องกันของคู่ดิฟเฟอเรนเชียลของอินเทอร์เฟซ Tx โดยมีการเพิ่มแคลมป์เฉพาะจุดและไดโอดแบบขนานกลับทิศทางเข้าไปในทั้งสองเส้นทางของคู่ดิฟเฟอเรนเชียล

จากการวิเคราะห์อย่างละเอียดของชิปที่ใช้เทคโนโลยี FinFET 16 นาโนเมตรของ TSMC แนวคิด ESD-on-SCR จึงถูกเลือกใช้เป็นอุปกรณ์หน่วงกระแสเฉพาะจุด ข้อมูล TLP แสดงอยู่ในรูปที่ 8

ป้องกันอุปกรณ์ออกไซด์บางที่มีกระแสไฟฟ้าสูงกว่า 2 แอมป์ ในพื้นที่น้อยกว่า 1.000 ตารางไมโครเมตร การรั่วไหลที่อุณหภูมิสูงอยู่ที่ประมาณ 1 นาโนแอมป์

รูปที่ 8: การวัด TLP ของอุปกรณ์ ESD บน SCR ที่ใช้เป็นอุปกรณ์หน่วงกระแสเฉพาะจุด อุปกรณ์สามารถรับกระแสได้มากกว่า 2A ก่อนที่จะถึงแรงดันผิดพลาดของทรานซิสเตอร์ออกไซด์บาง

รูปที่ 9: การจำลองความจุไฟฟ้าของ ESD บน SCR (Spice) ค่าความจุไฟฟ้ายังคงต่ำกว่าระดับเป้าหมายที่ 100fF ตลอดช่วงแรงดันของ PAD

เพื่อให้แน่ใจว่าแคลมป์ป้องกัน ESD ไม่ส่งผลกระทบต่อการทำงานของ SerDes ความเร็วสูง จึงได้จำลองค่าความจุของจุดเชื่อมต่อปรสิตบนแรงดัน PAD ดังแสดงในรูปที่ 9 โดยใช้แบบจำลองเทียบเท่าที่อิงตามจุดเชื่อมต่อไดโอดเพื่อจำลองโหลดความจุของหน่วยป้องกันไฟฟ้าสถิต

3. ซิลิคอนโฟโตนิกส์ 28 นาโนเมตร 28 กิกะบิตต่อวินาที

บริษัทหลายแห่งที่กำลังพัฒนาทรานซีฟเวอร์แบบออปติคอลรุ่นใหม่ได้ติดต่อเราเพื่อขอรับการสนับสนุน สำหรับการรับส่งข้อมูลความเร็วต่ำทั่วไป (1.8V) ไลบรารีอินพุต/เอาต์พุตแบบอนาล็อก/ดิจิทัลที่ทางโรงงานผลิตจัดหาให้นั้นเพียงพอแล้ว ข้อกำหนดด้าน ESD สำหรับ PAD เหล่านี้คือ 2kV HBM

ในทางกลับกัน อินพุต/เอาต์พุตแบบอนาล็อกในไลบรารีการผลิตชิปทำให้เกิดความจุปรสิตมากเกินไปในอินเทอร์เฟซความเร็วสูง นักออกแบบจึงต้องการให้ความจุ ESD รวมลดลงเหลือน้อยกว่า 15fF

ชิป SoC CMOS ขนาด 28 นาโนเมตรถูกบรรจุร่วมกับซิลิคอนโฟโตนิกส์ในแพ็คเกจรวมแบบไฮบริด (รูปที่ 10) เนื่องจากการประกอบฟลิปชิปนี้ดำเนินการในสภาพแวดล้อมที่มีการควบคุม ESD ระดับการป้องกัน ESD จึงสามารถลดลงเหลือ 200V HBM ได้โดยไม่ส่งผลกระทบต่อผลผลิต

รูปที่ 10: (ตัวอย่าง) การบรรจุ IC อิเล็กทรอนิกส์ (ไดรเวอร์) บนอุปกรณ์โฟโตนิกส์ซิลิคอนโดยใช้กระบวนการเชื่อมต่อแบบฟลิปชิป (IOP 2016 [11])

รูปที่ 11: วงจรส่ง/เอาต์พุตแบบง่ายที่ใช้ในอินเทอร์เฟซ SerDes ของซิลิคอนโฟโตนิกส์

อินเทอร์เฟซ 28Gbps ใช้แนวคิดคู่ดิฟเฟอเรนเชียล ดังแสดงในรูปที่ 11 สร้างวงจรใช้งาน 1V โดยใช้ทรานซิสเตอร์แกน 0.9V เพื่อให้มั่นใจได้ว่าสามารถทำความเร็วในการสวิตช์ได้ อย่างไรก็ตาม ทรานซิสเตอร์เหล่านี้ลดช่วงการออกแบบ ESD ที่ใช้งานได้สำหรับสัญญาณ Rx, Tx เหลือเพียง 4V

ข้อกำหนดอื่นๆ สำหรับการป้องกัน ESD ได้แก่ การทำงานที่มีการรั่วไหลต่ำและพื้นที่ซิลิคอนขนาดเล็ก

การออกแบบระบบป้องกัน ESD ประกอบด้วยแนวคิดการหน่วงแรงดันเฉพาะจุดอย่างสมบูรณ์ ดังแสดงในรูปที่ 12 มีการรวมตัวหน่วงแรงดันไฟ 1V เพื่อให้แน่ใจว่าสภาวะแรงดันทั้งหมดได้รับการจัดการเฉพาะจุดที่ส่วนต่อประสาน และผลกระทบจากความต้านทานของบัสถูกกำจัดออกไป โครงสร้างการหน่วงแรงดันทั้งหมดถูกแยกออกจากพื้นผิวเพื่อลดสัญญาณรบกวนจากพื้นผิวที่อาจเกิดจากวงจรดิจิทัลที่อยู่ห่างออกไปบนชิป

รูปที่ 12: แผนผังแสดงวิธีการป้องกันเฉพาะที่แบบครบวงจรสำหรับโหนด Rx และ Tx ของวงจร SerDes (ซ้าย) อุปกรณ์ ESD ที่ใช้ SCR แคลมป์ไฟ 1V ที่ใช้ SCR ถูกรวมเข้าไว้ในเลย์เอาต์เดียวกัน (ขวา) พื้นที่รวมของอุปกรณ์ ESD คือ 683.75 ตารางไมโครเมตร

ค่าความจุปรสิตรวมบนโมดูล I/O PAD ประกอบด้วยหลายส่วน ค่าความจุของจุดเชื่อมต่อสามารถหาได้ง่ายจากแบบจำลอง Spice ของไดโอดที่ทางโรงงานจัดหาให้ การเชื่อมต่อโลหะของแคลมป์ ESD เฉพาะจุดเพิ่มค่าความจุอย่างมีนัยสำคัญ ค่าความจุของโลหะปรสิตสามารถหาได้จากการสกัด PEX การลดความกว้างของการเชื่อมต่อโลหะจะช่วยลดค่าความจุ แต่ก็ลดความเสถียรของสายลงด้วย ความกว้างของโลหะขั้นต่ำได้มาจากการใช้แรงดัน ESD กับโลหะชนิดต่างๆ

เมื่อลูกค้าต้องการการป้องกัน ESD โดยใช้ค่าความจุต่ำมาก (ต่ำกว่า 100fF มาก) ส่วนโลหะจำลองจะถูกรวมไว้ในการแยก PEX

ด้วยกระบวนการวนซ้ำ (การจัดวางเลย์เอาต์ การสกัด PEX) ความจุปรสิตรวมของวงจรหนีบ ESD ลดลงเหลือน้อยกว่า 15fF แผนภาพด้านล่างจะแสดงขั้นตอนต่างๆ ในกระบวนการนี้ กราฟด้านล่าง (รูปที่ 13) แสดงค่าความจุเทียบกับแรงดันไบแอสบน PAD

ต้องลดค่าความจุไฟฟ้าแฝงต่อลงกราวด์ เพื่อป้องกันไม่ให้สัญญาณความถี่สูงลัดวงจรลงกราวด์

สมการที่ 1: ค่าความต้านทานเชิงคาปาซิทีฟ Xc (ในหน่วยโอห์ม) แปรผกผันกับความถี่ของสัญญาณ (f) และค่าความจุ (C)

สำหรับความถี่สูง (>50 GHz) ความจุแฝงจะปรากฏเป็นความต้านทานต่อกราวด์ ค่าความต้านทานนี้ต้องสูงพอ ตัวเก็บประจุขนาด 15 fF จะมีความต้านทานประมาณ 200 โอห์มที่ความถี่ 50 GHz

ในระหว่างกระบวนการวนซ้ำ เพื่อลดผลกระทบของการเชื่อมต่อโลหะต่อความจุปรสิต จึงได้มีการใช้กฎบางประการ

-ลบการเชื่อมต่อผ่านที่ไม่จำเป็นออก

- ลดปริมาณโลหะ 1 ให้น้อยที่สุดเท่าที่จะเป็นไปได้ และวางไว้เฉพาะบริเวณส่วนเชื่อมต่อที่เป็นจุดกระจายความร้อนเท่านั้น 

- ป้องกันไม่ให้ชั้นโลหะที่ 1 ผ่านบริเวณจุดเชื่อมต่อ

-การเชื่อมต่อแนวตั้ง (ขึ้นด้านบน)

แม้ว่าจะลดค่าความจุไฟฟ้าแฝงลงได้ด้วยวิธีการข้างต้นแล้วก็ตาม แต่ 42% ของค่าความจุไฟฟ้าแฝงในโหนดขั้นสูงยังคงเกี่ยวข้องกับการเชื่อมต่อโลหะอยู่

รูปที่ 13: ความจุปรสิตบนแรงดันอินพุต/เอาต์พุต (ความจุรวมและความจุที่จุดเชื่อมต่อเท่านั้น)

วิธีการยึดตรึงเฉพาะที่ในรูปที่ 12 ถูกนำมาเปรียบเทียบกับแนวคิดอื่นอีก 2 วิธี โดยใช้การจำลอง Spice แบบชั่วคราวของความเค้น ESD ของ HBM

- แนวคิดที่ 1: การยึดตรึงเฉพาะจุดที่เสนอ

- แนวคิดที่ 2: โมดูล I/O PAD ที่จัดหาโดย Foundry (ไดโอดคู่และตัวหนีบไฟแกนตามคำแนะนำของ Foundry)

- แนวคิดที่ 3: การผสมผสานระหว่างไดโอดคู่และแคลมป์ป้องกันแกน 1V ของ Sofics

จากรูปที่ 14 เป็นที่ชัดเจนว่าแนวคิดที่ 2 และ 3 ทำให้เกิดแรงดันตกคร่อมที่สูงกว่าแรงดันผิดพลาด (4V) [12] ของวงจรที่ไวต่อทรานซิสเตอร์ออกไซด์บาง [12] มาก

รูปที่ 14: การจำลอง Spice แบบชั่วคราวภายใต้สภาวะความเครียด HBM มีการเปรียบเทียบ 3 แนวคิดเพื่อตรวจสอบว่าแรงดันตกคร่อมที่จุดไวต่อการเปลี่ยนแปลงยังคงต่ำกว่าค่าสูงสุด 4V ในระหว่างสภาวะความเครียด ESD มีเพียงการหน่วงแรงดันเฉพาะจุดที่แนะนำเท่านั้นที่สามารถรักษาสภาวะความเครียด ESD ให้ต่ำกว่า 4V ได้ การเปรียบเทียบทำโดยใช้สภาวะความเครียด HBM 1kV และการปรับขนาดอุปกรณ์ ESD ให้มีความทนทานต่อ 1kV จำลองการดีดกลับของการหน่วงแรงดันเฉพาะจุดของ SCR โดยใช้แบบจำลอง NPN/PNP แบบผสม

4. ซิลิคอนโฟโตนิกส์ 7 นาโนเมตร ฟินเอฟที

เพื่อเพิ่มแบนด์วิดท์ของการเชื่อมต่อทางแสงให้สูงขึ้น (เกิน 56 Gbps) ลูกค้าของเราได้นำเทคโนโลยี TSMC 7nm FinFET มาใช้

วิธีแก้ปัญหาที่เสนอนั้นคล้ายกับรูปที่ 12 มีการสร้างระบบป้องกัน ESD สองเวอร์ชัน เวอร์ชันหนึ่งมีค่าความจุปรสิต 50fF และอีกเวอร์ชันหนึ่งมีค่าความจุต่ำกว่า 15fF ในบทความนี้จะรวมถึงกรณีศึกษาเหล่านี้ด้วย

การทดสอบเบื้องต้นของกระบวนการผลิต FinFET 7 นาโนเมตรของ TSMC แสดงให้เห็นว่าวงจรหน่วง ESD เฉพาะจุดบน SCR มีผลตามที่ต้องการ (รูปที่ 15)

ในเทคโนโลยี 7 นาโนเมตร แรงดันไฟล้มเหลวของทรานซิสเตอร์หลัก (เกตถึงซอร์ส และเดรนถึงซอร์ส) อยู่ที่ประมาณ 3 โวลต์ โชคดีที่ในแอปพลิเคชัน SerDes หลายๆ แอปพลิเคชัน มีพื้นที่เผื่อเหลือเผื่อขาดมากกว่านั้น เนื่องจากมีทรานซิสเตอร์อื่นๆ ต่ออนุกรมอยู่ (รูปที่ 11) ตามหลักการของวงจร แรงดันไฟผิดพลาดของวงจรเหล่านี้อยู่ที่ประมาณ 4-5 โวลต์

ตัวหนีบ ESD ขนาด 7 นาโนเมตรได้รับการรวมเข้ากับการออกแบบ 2 แบบสำหรับอินเทอร์เฟซความเร็วสูง ณ เวลาที่เขียนบทความนี้ ตัวอย่างของผลิตภัณฑ์เหล่านี้ยังไม่พร้อมใช้งาน ดังนั้นข้อมูล CDM จึงยังไม่พร้อมใช้งาน

รูปที่ 15: การวิเคราะห์ TLP ของแนวคิด ESD-on-SCR โดยใช้เทคโนโลยี TSMC 7nm เพื่อปกป้องทรานซิสเตอร์หลักที่ไวต่อความเสียหาย อุปกรณ์อ้างอิงนี้สำหรับประสิทธิภาพ HBM 2kV ได้ถูกลดขนาดลงเป็นเวอร์ชัน 15fF และ 50fF เพื่อปกป้อง SerDes ความเร็วสูง

สรุป

แนวคิดการป้องกัน ESD แบบ "ไดโอดคู่" แบบดั้งเดิมสำหรับโมดูล PAD อินพุต/เอาต์พุตแบบอนาล็อกนั้นประสบปัญหาในการปกป้องอินเทอร์เฟซ SerDes ความเร็วสูงในโหนด CMOS และ FinFET ขั้นสูง แรงดันตกคร่อมรวมของไดโอด ตัวต้านทานบัส และแคลมป์กำลังไฟอาจเกินแรงดันลัดวงจรของทรานซิสเตอร์หลักได้ง่าย นอกจากนี้ "ไดโอดทำงานผิดปกติ" ยังเป็นปัจจัยจำกัดอีกด้วย

งานวิจัยนี้แสดงให้เห็นกรณีศึกษาหลายกรณีที่แนวคิดไดโอดคู่ถูกแทนที่ด้วยแคลมป์ป้องกัน ESD เฉพาะจุด

โมดูล I/O PAD ที่ใช้การกระตุ้นด้วยไดโอดที่เป็นกรรมสิทธิ์และอุปกรณ์ ESD-on-SCR การหน่วงแรงดันเฉพาะที่ช่วยลดความขึ้นอยู่กับความต้านทานของบัส ลดแรงดันหน่วง และช่วยให้สามารถปรับแต่ง I/O แบบอนาล็อกแต่ละตัวได้อย่างอิสระ นอกจากนี้ กรณีเหล่านี้ยังแสดงให้เห็นว่าสามารถสร้างการป้องกัน ESD ที่มีความจุปรสิตต่ำมากและพื้นที่ซิลิคอนขนาดเล็กได้

ข้อมูลนี้ได้มาจากการทดสอบด้วยชิปทดสอบ ESD โดยเฉพาะบนเทคโนโลยี CMOS และ FinFET ขั้นสูง อินพุต/เอาต์พุตแบบอนาล็อกในงานวิจัยนี้ถูกนำไปใช้โดยบริษัทมากกว่า 20 แห่ง เพื่อปกป้องอินเทอร์เฟซ SerDes ความเร็วสูงในเทคโนโลยี CMOS 28 นาโนเมตร, 16 นาโนเมตร/12 นาโนเมตร และ FinFET 7 นาโนเมตร

ข้อสงวนสิทธิ์: บทความนี้คัดลอกมาจาก "IP and SOC Design" ซึ่งสนับสนุนการคุ้มครองสิทธิในทรัพย์สินทางปัญญา โปรดระบุแหล่งที่มาและผู้เขียนต้นฉบับเมื่อนำไปคัดลอก หากพบการละเมิดลิขสิทธิ์ โปรดติดต่อเราเพื่อลบออก