Nel mondo odierno, la domanda di trasmissione dati è in costante aumento. La quantità di dati consumata quotidianamente, ad esempio guardando video, continua a crescere. Con la diffusione di smartphone, applicazioni informatiche, data center e scambi di informazioni a lunga distanza, la richiesta di diverse larghezze di banda è in continua espansione. Questa domanda, a sua volta, ha spinto l'industria dei semiconduttori a proseguire nello sviluppo e nella ricerca di soluzioni sempre più rapide per le interfacce wireless, cablate e ottiche. Qualche anno fa, il limite di velocità si aggirava intorno ai 10 Gbps. Recentemente, i circuiti raggiungono velocità di 56 Gbps o addirittura 112 Gbps.

Per interfacce di comunicazione ad alta velocità, i progettisti di chip devono limitare la capacità parassita dei circuiti di protezione ESD integrati collegati all'interfaccia. Poiché i metodi ESD tradizionali presentano delle limitazioni, sono necessari circuiti I/O analogici specifici. Questo articolo illustra soluzioni ESD collaudate su silicio per i processi CMOS a 28 nm di TSMC e per i processi FinFET a 16 nm, 12 nm e 7 nm di TSMC. La capacità parassita delle soluzioni ESD è ridotta a meno di 100 fF e, per alcune applicazioni di fotonica al silicio, addirittura a meno di 20 fF.

La Figura 1 mostra il metodo ESD tradizionale per simulare un modulo I/O PAD. Esso consiste in un diodo che collega Vss all'I/O PAD e un diodo che collega il modulo I/O PAD a Vdd e un circuito di blocco dell'alimentazione/rail tra Vdd e Vss [1-5].

I progettisti di circuiti integrati apprezzano questa soluzione perché questi due tipi di diodo sono facili da implementare, occupano poco spazio sul silicio e presentano una capacità parassita piuttosto bassa.

Figura 1: Metodi ESD tradizionali applicati a molti moduli I/O PAD: un diodo da Vss a I/O e un altro diodo da I/O a Vdd. Un circuito di protezione da sovratensione viene utilizzato per la combinazione di stress 1/2.

Per i nodi sensibili, i progettisti di circuiti integrati aggiungono una resistenza di isolamento tra l'I/O e il circuito per ampliare la finestra di progettazione ESD. Se il circuito funzionale non è in grado di gestire la corrente di scarica elettrostatica (ESD), aggiungere un circuito di blocco secondario dopo la resistenza di isolamento (Figura 2).

Figura 2: Talvolta, i progettisti di circuiti integrati aggiungono una resistenza tra il modulo I/O PAD e il circuito e posizionano un piccolo morsetto secondario davanti al circuito sensibile. Questo amplia la finestra di progettazione ESD.

Questo approccio semplicistico presenta diversi problemi, soprattutto con le interfacce ad alta velocità:

(1) La resistenza di isolamento influisce seriamente sul funzionamento ad alta velocità e aumenta il rumore.

(2) I diodi ESD possono introdurre una capacità parassita eccessiva tra il PAD del segnale e la linea di alimentazione.

(3) A causa dell'accoppiamento del rumore tra PAD e Vdd o la tensione del segnale può essere superiore alla tensione di riferimento Vdd, o a causa di problemi di adattamento, alcune interfacce non possono sopportare la stimolazione di tensione causata dal diodo dal modulo I/O PAD a Vdd.

(4) Per i nodi sensibili, la caduta di tensione totale sul percorso di corrente ESD previsto può essere superiore alla tensione di guasto del circuito funzionale [5].

Un modo semplice per ridurre la capacità (domanda 2) e aumentare la tolleranza alla tensione (domanda 3) è utilizzare 2 o più diodi in serie. Tuttavia, ciò porta a maggiori cadute di tensione sotto stress ESD, peggiorando così il problema 4. Nel 2017 è stata proposta un'alternativa con un nuovo concetto bipolare [6-7].

Questo articolo discute un progetto in cui il progettista di circuiti integrati ha sostituito il tradizionale approccio ESD a doppio diodo con un concetto di blocco di protezione locale, come mostrato in Figura 3. Se il funzionamento non può tollerare il passaggio del diodo da "IN" a Vdd, questo può essere rimosso. Ciò è tipico per uscite fail-safe, hot-plug, open-drain, ingressi cold-standby o interfacce resistenti alle sovratensioni [8].

Figura 3: Schema circuitale semplificato con protezione ESD a diodo locale. Se è richiesto il funzionamento, il diodo tra IN e Vdd può essere rimosso. In alcuni casi, viene aggiunto un altro diodo tra Vdd e "IN".

Il metodo di serraggio locale presenta numerosi vantaggi:

(1) Ridurre la dipendenza dalla resistenza del bus

(2) La caduta di tensione in condizioni ESD è notevolmente ridotta senza la necessità di resistori di isolamento, rendendolo molto adatto per nodi sensibili.

(3) Offre diverse opzioni per ridurre la capacità parassita (vedere il caso di studio di seguito)

(4) Ogni PAD I/O può essere ottimizzato separatamente. Ad esempio: alcuni PAD potrebbero richiedere una maggiore tolleranza ESD, altrimenti non sarebbero in grado di sopportare la scarica del diodo tra I/O e Vdd.

Il seguente caso di studio riassume diversi metodi di bloccaggio locale con capacità parassita (ultra)bassa per proteggere le interfacce SerDes ad alta velocità che vanno da 28 nm CMOS a 7 nm FinFET. Nel caso di studio sono stati utilizzati diversi tipi di bloccaggio locale basato su SCR (Fig. 4). SCR attivato da diodo ed ESD-on-SCR sono stati precedentemente utilizzati per proteggere le interfacce LNA wireless [9].

Figura 4: Due clip di protezione ESD utilizzate nel caso di studio. Quando il livello IO porta la caduta di tensione del diodo (Anodo-G2) al di sopra della tensione Vdd, il Sofics ESD-on-SCR si attiva. Quando AnodoG2 e il diodo di innesco sono polarizzati direttamente, il Sofics DTSCR si attiva.

1.FPGA SerDes da 28 nm, 28 Gbps

Per una serie di prodotti FPGA avanzati realizzati con il processo a 28 nm di TSMC, i clienti richiedono unità di protezione ESD personalizzate. L'interfaccia SerDes a 28 Gbps richiede le seguenti specifiche:

-La capacità parassita è ben al di sotto di 100 fF.

-Livello ESD: > 1kV HBM; > 250V CDM

Per la protezione locale delle interfacce Tx e Rx è stata scelta una versione ridotta del circuito di protezione DTSCR di Sofics. Un secondo circuito di protezione CDM locale è stato aggiunto dietro la resistenza di isolamento per proteggere il sottile ossido di gate nel case Rx (Figura 5). La capacità parassita del DTSCR, del diodo inverso e delle connessioni metalliche è mantenuta al di sotto di 80 fF.

Figura 5: Schema dello stadio SerDes Rx (ingresso) da 28 Gbps che mostra le fasi di blocco locale DTSCR e di protezione secondaria per una protezione CDM migliorata.

Per soddisfare la specifica S11–Return Loss, un induttore è posto in serie con il DTSCR (Figura 6). Rispettare tutte le specifiche, incluso il CDM. Il dispositivo FPGA raggiunge oltre 300 V con una corrente di picco di 4.5 A. Tutti i risultati dell'analisi sono stati presentati all'evento IEW 2011 [10].

Figura 6: Per soddisfare la specifica S11, un induttore è posto in serie con il DTSCR. La bobina riduce il picco S11 a 10 GHz e 20 GHz.

2. SerDes universali a 16 nm, 28 Gbps

I chip di comunicazione ad alta velocità (per data center) con SerDes a 28 Gbps in processo a 16 nm richiedono soluzioni di protezione ESD personalizzate.

I morsetti ESD locali devono soddisfare i seguenti requisiti:

- Protezione di transistor sensibili con nucleo a ossido sottile da 0.8 V con tensione di guasto sotto stress ESD inferiore a 3.3 V

- Pinza ESD a bassa corrente di dispersione, inferiore a 10 nA ad alta temperatura (125 °C)

-Le dimensioni ridotte del silicio consentono di utilizzare più canali sullo stesso chip di comunicazione

-Nessun resistore

-> 2kVHBM

-La capacità massima della giunzione ESD è di 100 fF

Figura 7: Schema del concetto di protezione delle coppie differenziali delle interfacce Tx. Un circuito di blocco locale e un diodo inverso parallelo sono aggiunti a entrambi i percorsi della coppia differenziale.

Sulla base di un'analisi approfondita dei chip basati sulla tecnologia FinFET a 16 nm di TSMC, il concetto ESD-on-SCR è stato scelto come dispositivo di blocco locale. I dati TLP sono mostrati nella Figura 8.

Proteggere i dispositivi a ossido sottile con correnti superiori a 2 ampere in un'area inferiore a 1.000 µm². La corrente di dispersione ad alte temperature è di circa 1 nA.

Figura 8: Misura TLP di un dispositivo ESD su un SCR utilizzato come dispositivo di blocco locale. Il dispositivo raggiunge oltre 2A prima di raggiungere la tensione di guasto dei transistor a ossido sottile.

Figura 9: Simulazione capacitiva dell'ESD su SCR (Spice). La capacità rimane al di sotto del livello target di 100 fF nell'intero intervallo di tensione del PAD.

Per garantire che il morsetto di protezione ESD non influisca sul funzionamento dei SerDes ad alta velocità, la capacità di giunzione parassita viene simulata sulla tensione del PAD, come mostrato in Figura 9. Un modello equivalente basato su una giunzione a diodo viene utilizzato per simulare il carico capacitivo dell'unità di protezione elettrostatica.

3. Fotonica al silicio 28 nm, 28 Gbps

Diverse aziende che lavorano su nuovi ricetrasmettitori ottici ci hanno contattato per richiedere supporto. Per gli I/O a bassa velocità standard (1.8 V) è sufficiente la libreria di I/O analogici/digitali fornita dalla fonderia. Il requisito ESD per questi PAD è di 2 kV HBM.

D'altro canto, gli I/O analogici nelle librerie di fonderia introducono una capacità parassita eccessiva nelle interfacce ad alta velocità. I ​​progettisti richiedono che la capacità ESD totale sia ridotta a meno di 15 fF.

Il SoC CMOS a 28 nm è integrato con la fotonica al silicio in un package ibrido condiviso (Figura 10). Poiché questo assemblaggio flip-chip viene eseguito in un ambiente controllato ESD, il livello di protezione ESD può essere ridotto a 200 V HBM senza compromettere la resa produttiva.

Figura 10: (Esempio) Incapsulamento di circuiti integrati elettronici (driver) su dispositivi fotonici al silicio mediante un processo di incollaggio flip-chip (?IOP 2016 [11]).

Figura 11: Circuito Tx/output semplificato utilizzato nell'interfaccia SerDes della fotonica al silicio.

L'interfaccia a 28 Gbps utilizza il concetto di coppia differenziale, come mostrato in Figura 11. Creare un circuito funzionale a 1 V utilizzando transistor con nucleo a 0.9 V per garantire che sia possibile raggiungere le velocità di commutazione. Tuttavia, questi transistor riducono la finestra di progettazione ESD disponibile per i segnali Rx e Tx a 4 V.

Altri requisiti per la protezione ESD includono un funzionamento a bassa corrente di dispersione e una piccola area di silicio.

Il progetto di protezione ESD include un concetto completo di blocco di protezione locale, come mostrato in Figura 12. Un blocco di alimentazione da 1 V è integrato per garantire che tutte le condizioni di stress siano gestite localmente all'interfaccia ed eliminare gli effetti della resistenza del bus. L'intera struttura di blocco è isolata dal substrato per ridurre il rumore proveniente dal substrato che potrebbe originarsi dai circuiti digitali situati più lontano sul chip.

Figura 12: Schema di un metodo completo di protezione locale per i nodi Rx e Tx di un circuito SerDes (a sinistra). Dispositivi ESD basati su SCR. Un circuito di blocco della potenza da 1 V basato su SCR è integrato nello stesso layout (a destra). L'area totale del dispositivo ESD è di 683.75 µm².

La capacità parassita totale sul modulo I/O PAD è composta da diversi fattori. La capacità di giunzione può essere facilmente ricavata dal modello Spice del diodo fornito dalla fonderia. Le connessioni metalliche del morsetto ESD locale aggiungono una capacità significativa. La capacità metallica parassita può essere ricavata dall'estrazione PEX. Riducendo la larghezza delle connessioni metalliche si riduce la capacità, ma si riduce anche la stabilità della linea. La larghezza minima del metallo si ottiene applicando una sollecitazione ESD a diversi metalli.

Quando i clienti richiedono una protezione ESD con capacità estremamente basse (ben al di sotto di 100 fF), la sezione metallica fittizia verrà inclusa nell'estrazione PEX.

Attraverso un processo iterativo (layout, estrazione PEX), la capacità parassita totale del circuito di protezione ESD è stata ridotta a meno di 15 fF. Il diagramma seguente illustra le diverse fasi di questo processo. Il grafico sottostante (Figura 13) mostra il valore della capacità in funzione della tensione di polarizzazione sul PAD.

La capacità parassita verso terra deve essere ridotta per evitare che i segnali ad alta frequenza si scarichino a terra.

Equazione 1: La reattanza capacitiva Xc (in ohm) è inversamente proporzionale alla frequenza del segnale (f) e alla capacità (C)

Per le alte frequenze (>50 GHz), la capacità parassita si manifesta come resistenza verso massa. Questa impedenza deve essere sufficientemente elevata. Un condensatore da 15 fF ha una resistenza di circa 200 ohm a 50 GHz.

Durante il processo iterativo, al fine di ridurre l'impatto delle connessioni metalliche sulla capacità parassita, sono state utilizzate alcune regole

-Rimuovere le connessioni via non necessarie

- Ridurre il metallo 1 il più possibile e posizionarlo solo sopra l'area di diffusione di collegamento. 

- Impedire che lo strato metallico 1 attraversi l'area di giunzione.

- Collegamento verticale (verso l'alto)

Anche se la capacità parassita viene ridotta tramite i metodi sopra descritti, il 42% della capacità parassita nei nodi avanzati è ancora correlato alle connessioni metalliche.

Figura 13: Capacità parassita sulla tensione di I/O (solo capacità totale e di giunzione).

Il metodo di bloccaggio locale della Figura 12 è stato confrontato con altri 2 concetti utilizzando simulazioni Spice transitorie delle sollecitazioni ESD HBM

- Concetto 1: Proposta di bloccaggio locale

- Concetto 2: modulo I/O PAD fornito da Foundry (doppio diodo e morsetto di potenza del nucleo suggeriti da Foundry)

- Concetto 3: Combinazione di doppio diodo e morsetto di protezione del nucleo Sofics da 1 V

Dalla Figura 14 è chiaro che i concetti 2 e 3 producono cadute di tensione molto più elevate della tensione di guasto (4V) [12] dei circuiti sensibili basati su transistor a ossido sottile [12].

Figura 14: Simulazione transitoria Spice sotto stress HBM. Sono stati confrontati 3 concetti per verificare che la caduta di tensione sui nodi sensibili rimanga al di sotto di un massimo di 4 V durante lo stress ESD. Solo il bloccaggio locale raccomandato può mantenere lo stress ESD al di sotto di 4 V. I confronti sono stati effettuati utilizzando uno stress HBM di 1 kV e la scalatura del dispositivo ESD per la robustezza a 1 kV. Simulazione dello snapback del bloccaggio locale SCR utilizzando un modello combinato NPN/PNP.

4. FinFET a 7 nm di Silicon Photonics

Per incrementare ulteriormente la larghezza di banda delle interconnessioni ottiche (oltre i 56 Gbps), i nostri clienti hanno adottato la tecnologia FinFET a 7 nm di TSMC.

La soluzione proposta è simile a quella illustrata nella Figura 12. Sono state create due versioni di protezione ESD, una con una capacità parassita di 50 fF e un'altra con una piccola capacità inferiore a 15 fF. Nell'articolo saranno inclusi questi casi di studio.

I test preliminari del processo FinFET a 7 nm di TSMC mostrano che il circuito di bloccaggio locale ESD sull'SCR ha l'effetto desiderato (Figura 15).

Nella tecnologia a 7 nm, la tensione di guasto dei transistor principali (gate-source e drain-source) è di circa 3 V. Fortunatamente, in molte applicazioni SerDes c'è un margine maggiore grazie ad altri transistor collegati in serie (Figura 11). Secondo il principio di funzionamento del circuito, la tensione di guasto di questi circuiti è di circa 4-5 V.

I dispositivi di protezione ESD a 7 nm sono stati integrati in due progetti per interfacce ad alta velocità. Al momento della stesura di questo documento, i campioni di questi prodotti non sono ancora disponibili, pertanto i dati relativi alla conformità CDM non sono ancora reperibili.

Figura 15: Analisi TLP del concetto ESD-on-SCR basato sulla tecnologia TSMC a 7 nm. Protegge i transistor del core sensibili. Questo dispositivo di riferimento per le prestazioni HBM a 2 kV è stato ridimensionato alle versioni da 15 fF e 50 fF per proteggere i SerDes ad alta velocità.

Riassumere

I tradizionali concetti di protezione ESD a "doppio diodo" per i moduli PAD I/O analogici hanno riscontrato problemi nella protezione delle interfacce SerDes ad alta velocità nei nodi CMOS e FinFET avanzati. La caduta di tensione totale attraverso i diodi, le resistenze del bus e i limitatori di potenza può facilmente superare la tensione di guasto del transistor principale. Inoltre, la presenza di un diodo in polarizzazione positiva aggiunge un ulteriore fattore limitante.

Questo lavoro presenta diversi casi di studio in cui il concetto di doppio diodo viene sostituito con un morsetto di protezione ESD locale.

Modulo I/O PAD basato su trigger a diodo proprietario e dispositivi ESD-on-SCR. Il blocco locale riduce la dipendenza dalla resistenza del bus, abbassa la tensione di blocco e consente di ottimizzare individualmente ciascun I/O analogico. Inoltre, questi casi dimostrano che è possibile creare una protezione ESD con una capacità parassita molto bassa e una piccola area di silicio.

Dati basati su chip di test ESD dedicati su nodi CMOS e FinFET avanzati. L'I/O analogico descritto in questo lavoro è utilizzato da oltre 20 aziende per proteggere le interfacce SerDes ad alta velocità nelle tecnologie CMOS a 28 nm, 16 nm/12 nm e FinFET a 7 nm.

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