Dalam dunia hari ini, permintaan untuk penghantaran data semakin meningkat dari hari ke hari. Jumlah data yang digunakan orang ramai setiap hari untuk menonton video terus meningkat. Dengan populariti telefon pintar, aplikasi komputer, pusat data dan pertukaran maklumat jarak jauh, permintaan untuk pelbagai lebar jalur terus meningkat. Permintaan ini seterusnya telah mendorong industri semikonduktor untuk terus membangun dan mencari pembangunan antara muka tanpa wayar, berwayar dan optik yang lebih pantas. Beberapa tahun yang lalu, had kelajuan adalah sekitar 10 Gbps. Baru-baru ini, litar beroperasi pada 56Gbps atau 112Gbps.

Untuk antara muka komunikasi berkelajuan tinggi sedemikian, pereka cip perlu mengehadkan kapasitans parasit pengapit perlindungan ESD pada cip yang disambungkan ke antara muka. Memandangkan kaedah ESD tradisional mempunyai kekurangan, litar I/O analog khas diperlukan. Artikel ini menunjukkan penyelesaian ESD yang terbukti silikon untuk TSMC 28nm dalam proses CMOS dan TSMC 16nm, 12nm dan 7nm dalam proses FinFET. Kapasitans parasit penyelesaian ESD dikurangkan kepada kurang daripada 100fF, dan untuk beberapa aplikasi fotonik silikon, ia juga dikurangkan kepada kurang daripada 20fF.

Rajah 1 menunjukkan kaedah ESD tradisional untuk mensimulasikan modul I/O PAD. Ia terdiri daripada diod yang menyambungkan Vss ke I/O PAD dan diod yang menyambungkan modul I/O PAD ke Vdd dan pengapit kuasa/rel antara Vdd dan Vss [1-5].

Pereka IC menyukainya kerana kedua-dua reka bentuk diod ini mudah dilaksanakan dan mempunyai jejak silikon yang kecil serta kapasitans parasit yang agak rendah.

Rajah 1: Kaedah ESD tradisional yang digunakan untuk banyak modul PAD I/O: satu diod dari Vss ke I/O dan satu lagi diod dari I/O ke Vdd. Satu pengapit kuasa digunakan untuk kombinasi tegasan 1/2.

Bagi nod sensitif, pereka IC akan menambah perintang pengasingan antara I/O dan litar untuk meningkatkan tetingkap reka bentuk ESD. Jika litar berfungsi tidak dapat mengendalikan arus nyahcas elektrostatik (ESD), tambahkan pengapit sekunder selepas perintang pengasingan (Rajah 2).

Rajah 2: Kadangkala, pereka IC akan menambah perintang antara modul I/O PAD dan litar dan meletakkan pengapit sekunder kecil di hadapan litar sensitif. Ini meningkatkan tetingkap reka bentuk ESD.

Terdapat beberapa masalah dengan pendekatan mudah ini, terutamanya dengan antara muka berkelajuan tinggi:

(1) Rintangan pengasingan memberi kesan serius kepada operasi berkelajuan tinggi dan meningkatkan bunyi bising.

(2) Diod ESD mungkin memperkenalkan kapasitans parasit yang berlebihan antara PAD isyarat dan talian kuasa.

(3) Disebabkan oleh gandingan hingar antara PAD dan Vdd atau voltan isyarat mungkin lebih tinggi daripada voltan rujukan Vdd, atau disebabkan oleh isu padanan, sesetengah antara muka tidak dapat menahan rangsangan voltan yang disebabkan oleh diod daripada modul I/O PAD ke Vdd.

(4) Bagi nod sensitif, jumlah penurunan voltan pada laluan arus ESD yang dijangkakan mungkin lebih tinggi daripada voltan kerosakan litar berfungsi [5].

Satu cara mudah untuk mengurangkan kapasitans (soalan 2) dan meningkatkan toleransi voltan (soalan 3) adalah dengan menggunakan 2 atau lebih diod secara bersiri. Walau bagaimanapun, ini membawa kepada penurunan voltan yang lebih tinggi di bawah tekanan ESD, sekali gus memburukkan lagi masalah 4. Pada tahun 2017, satu alternatif dengan konsep bipolar baharu telah dicadangkan [6-7].

Artikel ini membincangkan satu projek di mana pereka IC menggantikan pendekatan ESD dwi-diod tradisional dengan konsep pengapit perlindungan setempat, seperti yang ditunjukkan dalam Rajah 3. Jika operasi berfungsi tidak dapat menahan diod yang beralih dari "IN" ke Vdd, ia boleh ditanggalkan. Ini adalah tipikal untuk output selamat-gagap, palam panas, saliran terbuka, input siap sedia sejuk atau antara muka tahan voltan lampau [8].

Rajah 3: Skematik litar yang dipermudahkan menggunakan perlindungan ESD pengapit tempatan. Jika operasi berfungsi diperlukan, diod antara IN dan Vdd boleh ditanggalkan. Dalam beberapa kes, pengapit lain ditambah antara Vdd dan "IN".

Kaedah pengapit tempatan mempunyai banyak kelebihan:

(1) Kurangkan kebergantungan pada rintangan bas

(2) Penurunan voltan di bawah keadaan ESD dikurangkan dengan ketara tanpa memerlukan perintang pengasingan, menjadikannya sangat sesuai untuk nod sensitif.

(3) Menyediakan pilihan berbeza untuk mengurangkan kapasitans parasit (lihat kajian kes di bawah)

(4) Setiap PAD I/O boleh dioptimumkan secara berasingan. Contohnya: Sesetengah PAD mungkin memerlukan toleransi ESD yang lebih tinggi, jika tidak, ia tidak dapat menahan nyahcas diod antara I/O dan Vdd.

Kajian kes berikut meringkaskan beberapa kaedah pengapit tempatan dengan kapasitans parasit (ultra) rendah untuk melindungi antara muka SerDes berkelajuan tinggi antara CMOS 28nm hingga FinFET 7nm. Pelbagai jenis pengapit tempatan berasaskan SCR telah digunakan dalam kajian kes (Rajah 4). SCR yang dicetuskan diod dan ESD-on-SCR sebelum ini digunakan untuk melindungi antara muka LNA tanpa wayar [9].

Rajah 4: Dua klip perlindungan ESD yang digunakan dalam kajian kes. Sebaik sahaja aras IO meningkatkan penurunan diod (Anod-G2) melebihi voltan Vdd, Sofics ESD-on-SCR akan dicetuskan. Sebaik sahaja AnodG2 dan diod pencetus dipincang ke hadapan, Sofics DTSCR akan dihidupkan.

1.FPGA 28nm, 28Gbps SerDes

Untuk satu siri produk FPGA termaju dalam proses 28nm TSMC, pelanggan memerlukan unit perlindungan ESD tersuai. Antara muka SerDes 28Gbps memerlukan spesifikasi berikut:

-Kapasitans parasit adalah jauh di bawah 100fF.

-Tahap ESD: > 1kV HBM; > 250V CDM

Versi pengapit Sofics DTSCR yang diperkecilkan telah dipilih untuk perlindungan setempat bagi antara muka Tx dan Rx. Pengapit CDM setempat sekunder ditambah di belakang perintang pengasingan untuk melindungi oksida get nipis dalam bekas Rx (Rajah 5). Kapasitans parasit DTSCR, diod songsang dan sambungan logam dikekalkan di bawah 80fF.

Rajah 5: Skematik peringkat SerDes Rx (input) 28Gbps yang menunjukkan peringkat pengapit tempatan DTSCR dan perlindungan sekunder untuk perlindungan CDM yang dipertingkatkan.

Untuk memenuhi spesifikasi S11–Return Loss, induktor diletakkan secara bersiri dengan DTSCR (Rajah 6). Patuhi semua spesifikasi termasuk CDM. Peranti FPGA mencapai lebih 300V dengan arus puncak 4.5A. Semua keputusan analisis telah dibentangkan di acara IEW 2011 [10].

Rajah 6: Untuk memenuhi spesifikasi S11, induktor diletakkan secara bersiri dengan DTSCR. Gegelung mengurangkan puncak S11 pada 10 GHz dan 20 GHz.

2. SerDes Universal 16nm, 28Gbps

Cip komunikasi berkelajuan tinggi (pusat data) dengan SerDes 28 Gbps dalam proses 16nm memerlukan penyelesaian perlindungan ESD tersuai.

Pengapit ESD tempatan mesti memenuhi keperluan ini:

- Perlindungan transistor teras oksida nipis sensitif 0.8V dengan voltan kerosakan di bawah tekanan ESD di bawah 3.3V

-Pengapit ESD kebocoran rendah, kurang daripada 10nA pada suhu tinggi (125°C)

-Jejak silikon yang kecil membolehkan berbilang saluran pada cip komunikasi yang sama

-Tiada perintang

- > 2kV HBM

-Kapasitans simpang ESD maksimum ialah 100fF

Rajah 7: Gambarajah skematik konsep perlindungan pasangan pembezaan antara muka Tx. Pengapit setempat dan diod songsang selari ditambah pada kedua-dua laluan pasangan pembezaan.

Berdasarkan analisis meluas cip berdasarkan teknologi FinFET 16nm TSMC, konsep ESD-on-SCR telah dipilih sebagai peranti pengapit setempat. Data TLP ditunjukkan dalam Rajah 8.

Lindungi peranti oksida nipis melebihi 2 amp di kawasan kurang daripada 1.000um2. Kebocoran pada suhu tinggi adalah lebih kurang 1nA.

Rajah 8: Pengukuran TLP peranti ESD pada SCR yang digunakan sebagai peranti pengapit setempat. Peranti ini mencapai lebih 2A sebelum mencapai voltan kerosakan transistor oksida nipis.

Rajah 9: Simulasi kapasitif ESD pada SCR (Spice). Kapasitans kekal di bawah paras sasaran 100fF berbanding julat voltan PAD.

Untuk memastikan pengapit perlindungan ESD tidak menjejaskan operasi SerDes berkelajuan tinggi, kapasitans simpang parasit disimulasikan pada voltan PAD, seperti yang ditunjukkan dalam Rajah 9. Model setara berdasarkan simpang diod digunakan untuk mensimulasikan beban kapasitif unit perlindungan elektrostatik.

3. Fotonik Silikon 28nm, 28Gbps

Beberapa syarikat yang mengusahakan transceiver optik baharu telah menghubungi kami untuk mendapatkan sokongan. Untuk I/O berkelajuan rendah biasa (1.8V), pustaka I/O analog/digital yang disediakan oleh faundri adalah mencukupi. Keperluan ESD untuk PAD ini ialah 2kV HBM.

Sebaliknya, I/O analog dalam perpustakaan faundri memperkenalkan kapasitans parasit yang berlebihan kepada antara muka berkelajuan tinggi. Pereka bentuk menghendaki jumlah kapasitans ESD dikurangkan kepada kurang daripada 15fF.

SoC CMOS 28nm dipaketkan bersama dengan fotonik silikon dalam pakej bersepadu kongsi/hibrid (Rajah 10). Oleh kerana pemasangan cip flip ini dilakukan dalam persekitaran terkawal ESD, tahap perlindungan ESD boleh dikurangkan kepada 200V HBM tanpa menjejaskan hasil.

Rajah 10: (Contoh) Pembungkusan IC elektronik (pemacu) pada peranti fotonik silikon menggunakan proses ikatan cip flip (?IOP 2016 [11]).

Rajah 11: Litar Tx/output ringkas yang digunakan dalam antara muka SerDes fotonik silikon.

Antara muka 28Gbps menggunakan konsep pasangan pembezaan, seperti yang ditunjukkan dalam Rajah 11. Cipta litar berfungsi 1V menggunakan transistor teras 0.9V untuk memastikan kelajuan pensuisan dapat dicapai. Walau bagaimanapun, transistor ini mengurangkan tetingkap reka bentuk ESD yang tersedia untuk isyarat Rx, Tx kepada 4V.

Keperluan lain untuk perlindungan ESD termasuk operasi kebocoran rendah dan kawasan silikon yang kecil.

Reka bentuk perlindungan ESD merangkumi konsep pengapit perlindungan setempat yang lengkap seperti yang ditunjukkan dalam Rajah 12. Pengapit bekalan 1V disepadukan untuk memastikan semua keadaan tegasan dikendalikan secara setempat pada antara muka dan kesan rintangan bas dihapuskan. Keseluruhan struktur pengapit diasingkan daripada substrat untuk mengurangkan hingar daripada substrat yang mungkin berasal daripada litar digital yang terletak lebih jauh pada cip.

Rajah 12: Skematik kaedah perlindungan setempat lengkap untuk nod Rx dan Tx bagi litar SerDes (kiri). Peranti ESD berdasarkan SCR. Pengapit kuasa 1V berasaskan SCR disepadukan dalam susun atur yang sama (kanan). Jumlah luas ESD ialah 683.75um2.

Jumlah kapasitans parasit pada modul I/O PAD terdiri daripada aspek yang berbeza. Kapasitans simpang boleh diperoleh dengan mudah daripada model Spice diod yang dibekalkan oleh faundri. Sambungan logam pengapit ESD tempatan menambah kapasitans yang ketara. Kapasitans logam parasit boleh diperoleh daripada pengekstrakan PEX. Mengurangkan lebar sambungan logam mengurangkan kapasitans, tetapi juga mengurangkan kestabilan talian. Lebar logam minimum diperoleh dengan mengenakan tegasan ESD pada logam yang berbeza.

Apabila pelanggan memerlukan perlindungan ESD menggunakan kapasitans ultra rendah (jauh di bawah 100fF), bahagian dummy Logam akan dimasukkan dalam pengekstrakan PEX.

Melalui proses iteratif (susun atur, pengekstrakan PEX), jumlah kapasitans parasit litar pengapit ESD dikurangkan kepada kurang daripada 15fF. Gambar rajah di bawah akan menunjukkan langkah-langkah berbeza dalam proses ini. Graf di bawah (Rajah 13) menunjukkan nilai kapasitor berbanding voltan bias pada PAD.

Kapasitans parasit ke bumi mesti dikurangkan untuk mengelakkan isyarat frekuensi tinggi daripada beralih ke bumi.

Persamaan 1: Reaktans kapasitif Xc (dalam ohm) adalah berkadar songsang dengan frekuensi isyarat (f) dan kapasitans (C)

Untuk frekuensi tinggi (>50 Ghz), kapasitans parasit muncul sebagai rintangan ke bumi. Impedans ini mesti cukup tinggi. Kapasitor 15 fF mempunyai rintangan kira-kira 200 ohm pada 50 GHz.

Semasa proses iterasi, untuk mengurangkan kesan sambungan logam pada kapasitans parasit, beberapa peraturan telah digunakan

-Keluarkan sambungan yang tidak perlu

- Kurangkan logam 1 sebanyak mungkin dan hanya letakkannya di atas kawasan resapan penghubung. 

- Cegah lapisan logam 1 daripada melalui kawasan simpang.

-Sambungan menegak (ke atas)

Walaupun kapasitans parasit dikurangkan melalui kaedah di atas, 42% daripada kapasitans parasit pada nod lanjutan masih berkaitan dengan sambungan logam.

Rajah 13: Kapasitans parasit pada voltan I/O (kapasitans jumlah dan simpang sahaja).

Kaedah pengapit tempatan Rajah 12 telah dibandingkan dengan 2 konsep lain menggunakan simulasi Spice sementara bagi tegasan HBM ESD

- Konsep 1: Pengapitan tempatan yang dicadangkan

- Konsep 2: Modul PAD I/O yang disediakan oleh Foundry (dwi diod dan pengapit kuasa teras yang dicadangkan oleh Foundry)

- Konsep 3: Gabungan Pengapit Perlindungan Teras Diod Dwi dan Sofics 1V

Daripada Rajah 14, jelas bahawa Konsep 2 dan 3 menghasilkan penurunan voltan yang jauh lebih tinggi daripada voltan kerosakan (4V) [12] litar sensitif berdasarkan transistor oksida nipis [12].

Rajah 14: Simulasi Spice Sementara di bawah tekanan HBM. 3 konsep telah dibandingkan untuk mengesahkan bahawa penurunan voltan pada nod sensitif kekal di bawah maksimum 4V semasa tekanan ESD. Hanya pengapit tempatan yang disyorkan boleh mengekalkan tekanan ESD di bawah 4V. Perbandingan telah dibuat menggunakan tekanan HBM 1kV dan penskalaan peranti ESD kepada keteguhan 1kV. Simulasikan snapback pengapit tempatan SCR menggunakan model gabungan NPN/PNP.

4. Silikon Fotonik 7nm FinFET

Untuk meningkatkan lagi lebar jalur sambungan optik (melebihi 56 Gbps), pelanggan kami telah menggunakan teknologi TSMC 7nm FinFET.

Penyelesaian yang dicadangkan adalah serupa dengan Rajah 12. Dua versi perlindungan ESD telah dicipta, satu dengan kapasitans parasit 50fF dan satu lagi dengan kapasitans kecil di bawah 15fF. Dalam kertas kerja ini, kajian kes ini akan dimasukkan.

Ujian awal proses FinFET 7nm TSMC menunjukkan bahawa litar pengapit tempatan ESD pada SCR mempunyai kesan yang diingini (Rajah 15).

Dalam teknologi 7nm, voltan kegagalan transistor teras (get ke sumber dan drain ke sumber) adalah kira-kira 3V. Mujurlah, dalam banyak aplikasi SerDes terdapat lebih banyak ruang kerana transistor lain disambungkan secara bersiri (Rajah 11). Mengikut prinsip litar, voltan kerosakan litar ini adalah kira-kira 4-5V.

Pengapit ESD 7nm telah disepadukan ke dalam 2 reka bentuk untuk antara muka berkelajuan tinggi. Pada masa penulisan ini, sampel produk ini masih belum tersedia, jadi data CDM masih belum tersedia.

Rajah 15: Analisis TLP bagi konsep ESD-on-SCR berdasarkan teknologi TSMC 7nm. Lindungi transistor teras sensitif. Peranti rujukan untuk prestasi HBM 2kV ini telah dikurangkan kepada versi 15fF dan 50fF untuk melindungi SerDes berkelajuan tinggi.

Ringkaskan

Konsep perlindungan ESD "dwi diod" tradisional untuk modul PAD I/O analog telah menghadapi masalah melindungi antara muka SerDes berkelajuan tinggi dalam nod CMOS dan FinFET lanjutan. Jumlah penurunan voltan merentasi diod, perintang bas dan pengapit kuasa boleh dengan mudah melebihi voltan kerosakan transistor teras. Selain itu, "diod naik" menambah faktor pengehad.

Kerja ini menunjukkan beberapa kajian kes di mana konsep diod dwi digantikan dengan pengapit perlindungan ESD tempatan.

Modul PAD I/O berdasarkan peranti pencetus diod proprietari dan peranti ESD-on-SCR. Pengapit setempat mengurangkan kebergantungan rintangan bas, menurunkan voltan pengapit dan membolehkan setiap I/O analog dioptimumkan secara individu. Tambahan pula, kes-kes ini menunjukkan bahawa adalah mungkin untuk mencipta perlindungan ESD dengan kapasitans parasit yang sangat rendah dan luas silikon yang kecil.

Data berdasarkan cip ujian ESD khusus pada nod CMOS dan FinFET lanjutan. I/O analog dalam kajian ini digunakan oleh lebih daripada 20 syarikat untuk melindungi antara muka SerDes berkelajuan tinggi dalam teknologi CMOS 28nm, 16n/12nm dan 7nm FinFET.

Penafian: Artikel ini diterbitkan semula daripada "IP and SOC Design", yang menyokong perlindungan hak harta intelek. Sila nyatakan sumber asal dan pengarang cetakan semula. Jika terdapat sebarang pelanggaran, sila hubungi kami untuk memadamkannya.