בעולם של היום, הדרישה להעברת נתונים עולה מיום ליום. כמות הנתונים שאנשים צורכים מדי יום בצפייה בסרטונים ממשיכה לעלות. עם הפופולריות של סמארטפונים, יישומי מחשב, מרכזי נתונים וחילופי מידע למרחקים ארוכים, הדרישה לרוחבי פס שונים ממשיכה לגדול. דרישה זו, בתורה, הובילה את תעשיית המוליכים למחצה להמשיך לפתח ולחפש פיתוח מהיר יותר של ממשקים אלחוטיים, קוויים ואופטיים. לפני מספר שנים, מגבלת המהירות הייתה סביב 10 ג'יגה-ביט לשנייה. לאחרונה, מעגלים פועלים במהירות של 56 ג'יגה-ביט לשנייה או אפילו 112 ג'יגה-ביט לשנייה.

עבור ממשקי תקשורת מהירים כאלה, מתכנני שבבים צריכים להגביל את הקיבול הטפילי של מלחצי ההגנה מפני ESD על השבב המחוברים לממשק. מכיוון שלשיטות ESD מסורתיות יש חסרונות, נדרשים מעגלי קלט/פלט אנלוגיים מיוחדים. מאמר זה מדגים פתרונות ESD מוכחים בסיליקון עבור TSMC 28nm בתהליכי CMOS ו-TSMC 16nm, 12nm ו-7nm בתהליכי FinFET. הקיבול הטפילי של פתרונות ESD מצטמצם לפחות מ-100fF, ועבור חלק מיישומי הפוטוניקה של סיליקון, הוא אף מצטמצם לפחות מ-20fF.

איור 1 מציג את שיטת ESD המסורתית לסימולציה של מודול I/O PAD. היא מורכבת מדיודה המחברת את Vss ל-I/O PAD ודיודה המחברת את מודול I/O PAD ל-Vdd ומחבר חשמל/פס בין Vdd ל-Vss [1-5].

מתכנני מעגלים משולבים אוהבים זאת משום ששני עיצובי הדיודה הללו קלים ליישום ובעלי טביעת רגל קטנה של סיליקון וקיבול טפילי נמוך למדי.

איור 1: שיטות ESD מסורתיות המיושמות על מודולי PAD רבים של I/O: דיודה אחת מ-Vss ל-I/O ודיודה נוספת מ-I/O ל-Vdd. מהדק הספק אחד משמש לשילוב המאמץ של 1/2.

עבור צמתים רגישים, מתכנני מעגלים משולבים יוסיפו נגד בידוד בין ה-I/O למעגל כדי להגדיל את חלון התכנון של ESD. אם המעגל הפונקציונלי אינו יכול להתמודד עם זרם פריקה אלקטרוסטטית (ESD), הוסיפו מהדק משני לאחר נגד הבידוד (איור 2).

איור 2: לעיתים, מתכנני מעגלים משולבים יוסיפו נגד בין מודול ה-I/O PAD למעגל וימקמו מהדק משני קטן לפני המעגל הרגיש. פעולה זו מגדילה את חלון התכנון של ESD.

ישנן מספר בעיות בגישה פשוטה זו, במיוחד עם ממשקים במהירות גבוהה:

(1) התנגדות הבידוד משפיעה קשות על פעולה במהירות גבוהה ומגבירה את הרעש.

(2) דיודות ESD עלולות ליצור קיבול טפילי מוגזם בין משטח האות לבין קו החשמל.

(3) עקב צימוד רעש בין PAD ל-Vdd או שמתח האות עשוי להיות גבוה ממתח הייחוס Vdd, או עקב בעיות התאמה, חלק מהממשקים אינם יכולים לעמוד בגירוי המתח הנגרם על ידי הדיודה ממודול ה-PAD I/O ל-Vdd.

(4) עבור צמתים רגישים, ירידת המתח הכוללת בנתיב זרם ה-ESD הצפוי עשויה להיות גבוהה יותר ממתח התקלה של המעגל הפונקציונלי [5].

דרך קלה להפחית את הקיבול (שאלה 2) ולהגדיל את סבילות המתח (שאלה 3) היא להשתמש ב-2 דיודות או יותר בטור. עם זאת, הדבר מוביל לירידות מתח גבוהות יותר תחת עומס ESD, ובכך מחמיר את בעיה 4. בשנת 2017 הוצעה חלופה עם קונספט דו-קוטבי חדשני [6-7].

מאמר זה דן בפרויקט שבו מתכנן המעגלים המשולבים החליף את גישת ה-ESD המסורתית של דיודה כפולה בקונספט של הידוק הגנה מקומי, כפי שמוצג באיור 3. אם פעולה פונקציונלית אינה יכולה לסבול את מעבר הדיודה מ-"IN" ל-Vdd, ניתן להסירה. זה אופייני לממשקים עמידים בפני כשל, חיבור חם, יציאות ניקוז פתוח, כניסות המתנה קרה או ממשקים עמידים בפני מתח יתר [8].

איור 3: סכמת מעגל פשוטה באמצעות הגנת ESD מקומית. אם נדרשת פעולה פונקציונלית, ניתן להסיר את הדיודה בין IN ל-Vdd. במקרים מסוימים, נוסף מהדק נוסף בין Vdd ל-"IN".

לשיטת ההידוק המקומית יתרונות רבים:

(1) הפחתת התלות בהתנגדות האוטובוס

(2) ירידת המתח בתנאי ESD מצטמצמת משמעותית ללא צורך בנגדים מבודדים, מה שהופך אותה למתאים מאוד לצמתים רגישים.

(3) מספק אפשרויות שונות להפחתת קיבול טפילי (ראה ניתוח מקרה להלן)

(4) ניתן לבצע אופטימיזציה של כל PAD קלט/פלט בנפרד. לדוגמה: חלק מה-PADs עשויים לדרוש סבילות גבוהה יותר ל-ESD, אחרת הם לא יוכלו לעמוד בפריקה של הדיודה בין קלט/פלט ל-Vdd.

מקרה המחקר הבא מסכם מספר שיטות הידוק מקומיות עם קיבול טפילי (אולטרה) נמוך להגנה על ממשקי SerDes במהירות גבוהה, החל מ-CMOS של 28 ננומטר ועד FinFET של 7 ננומטר. סוגים שונים של הידוק מקומי מבוסס SCR שימשו במקרה המחקר (איור 4). SCR המופעל על ידי דיודה ו-ESD-on-SCR שימשו בעבר להגנה על ממשקי LNA אלחוטיים [9].

איור 4: שני קליפסים להגנה מפני ESD ששימשו במקרה המחקר. ברגע שרמת ה-IO מעלה את ירידת הדיודה (אנודה-G2) מעל מתח ה-Vdd, ה-ESD-on-SCR של Sofics מופעל. ברגע שה-AnodeG2 ודיודת הטריגר מוטים קדימה, ה-DTSCR של Sofics נדלק.

1.FPGA 28nm, 28Gbps SerDes

עבור סדרה של מוצרי FPGA מתקדמים בתהליך 28nm של TSMC, לקוחות דורשים יחידות הגנה ESD מותאמות אישית. ממשק SerDes של 28Gbps דורש את המפרטים הבאים:

הקיבול הטפילי נמוך בהרבה מ-100fF.

רמת ESD: > 1kV HBM; > 250V CDM

גרסה מצומצמת של מהדק Sofics DTSCR נבחרה להגנה מקומית על ממשקי ה-Tx וה-Rx. מהדק CDM מקומי משני נוסף מאחורי נגד הבידוד כדי להגן על תחמוצת השער הדקה במקרה ה-Rx (איור 5). הקיבול הטפילי של DTSCR, דיודה הפוכה וחיבורי המתכת נשמר מתחת ל-80fF.

איור 5: תרשים סכמטי של שלב SerDes Rx (קלט) של 28Gbps המציג את שלבי ההידוק המקומי וההגנה המשנית של DTSCR להגנה משופרת של CDM.

כדי לעמוד במפרט S11–Return Loss, משרן ממוקם בטור עם ה-DTSCR (איור 6). עומד בכל המפרטים כולל CDM. התקן ה-FPGA מגיע ליותר מ-300 וולט עם זרם שיא של 4.5 אמפר. כל תוצאות הניתוח הוצגו באירוע IEW 2011 [10].

איור 6: כדי לעמוד במפרט S11, משרן ממוקם בטור עם ה-DTSCR. הסליל מפחית את שיא ה-S11 בתדרים של 10 גיגה-הרץ ו-20 גיגה-הרץ.

2. סרדס אוניברסלי 16nm, 28Gbps

שבבי תקשורת (מרכז נתונים) במהירות גבוהה עם SerDes של 28 Gbps בתהליך 16nm דורשים פתרונות הגנה מפני ESD מותאמים אישית.

מלחציים מקומיים של ESD חייבים לעמוד בדרישות הבאות:

- הגנה על טרנזיסטורים רגישים בעלי ליבת תחמוצת דקה של 0.8V עם מתח תקלה תחת עומס ESD מתחת ל-3.3V

-מהדק ESD בעל דליפה נמוכה, פחות מ-10nA בטמפרטורה גבוהה (125°C)

-שטח סיליקון קטן מאפשר מספר ערוצים על אותו שבב תקשורת

-אין נגד

- > 2kV HBM

קיבול צומת ESD מקסימלי הוא 100fF

איור 7: תרשים סכמטי של תפיסת ההגנה של זוגות דיפרנציאליים של ממשקי Tx. מהדק מקומי ודיודה הפוכה מקבילית מתווספים לשני הנתיבים של זוג הדיפרנציאלי.

בהתבסס על ניתוח מקיף של שבבים המבוססים על טכנולוגיית FinFET 16nm של TSMC, נבחר קונספט ה-ESD-on-SCR כהתקן ההידוק המקומי. נתוני ה-TLP מוצגים באיור 8.

יש להגן על התקני תחמוצת דקים מעל 2 אמפר באזור של פחות מ-1.000 מיקרומטר רבוע. דליפה בטמפרטורות גבוהות היא כ-1 ננו-אמפר.

איור 8: מדידת TLP של התקן ESD על SCR המשמש כהתקן הידוק מקומי. ההתקן מגיע ליותר מ-2A לפני שהוא מגיע למתח התקלה של טרנזיסטורי תחמוצת דקים.

איור 9: סימולציה קיבולית של ESD על SCR (Spice). הקיבול נשאר מתחת לרמת היעד של 100fF בטווח המתח של ה-PAD.

כדי להבטיח שמהדק הגנת ה-ESD לא ישפיע על פעולתם של SerDes במהירות גבוהה, קיבול הצומת הפרזיטי מדומה על מתח ה-PAD, כפי שמוצג באיור 9. מודל מקביל המבוסס על צומת דיודה משמש לסימולציה של העומס הקיבולי של יחידת ההגנה האלקטרוסטטית.

3. סיליקון פוטוניקה 28 ננומטר, 28 ג'יגה-ביט לשנייה

מספר חברות שעובדות על משדרים אופטיים חדשים פנו אלינו לקבלת תמיכה. עבור קלט/פלט רגיל במהירות נמוכה (1.8V), ספריית הקלט/פלט האנלוגי/דיגיטלי שסיפקה חברת היציקה מספיקה. דרישת ה-ESD עבור PADs אלו היא 2kV HBM.

מצד שני, קלט/פלט אנלוגי בספריות יציקה מכניס קיבול טפילי מוגזם לממשקים במהירות גבוהה. מתכננים דורשים שקיבול ה-ESD הכולל יופחת לפחות מ-15fF.

שבב ה-CMOS 28nm ארוז יחד עם פוטוניקה של סיליקון בחבילה משולבת/היברידית (איור 10). מכיוון שהרכבת שבב-פליפ זו מתבצעת בסביבה מבוקרת ESD, ניתן להפחית את רמת ההגנה מפני ESD ל-200V HBM מבלי להשפיע על התפוקה.

איור 10: (דוגמה) אריזה של מעגלים משולבים אלקטרוניים (דרייברים) על גבי התקני סיליקון פוטוניקה באמצעות תהליך הדבקה מסוג flip-chip (?IOP 2016 [11]).

איור 11: מעגל שידור/פלט פשוט המשמש בממשק SerDes של סיליקון פוטוניקה.

ממשק 28Gbps משתמש במושג זוג דיפרנציאלי, כפי שמוצג באיור 11. צור מעגל פונקציונלי של 1V באמצעות טרנזיסטורים בעלי ליבה של 0.9V כדי להבטיח שניתן יהיה להשיג מהירויות מיתוג. עם זאת, טרנזיסטורים אלה מפחיתים את חלון התכנון של ESD הזמין עבור אותות Rx ו-Tx ל-4V.

דרישות נוספות להגנה מפני אלקטרוסטטיקה (ESD) כוללות פעולה עם דליפה נמוכה ושטח סיליקון קטן.

תכנון הגנת ה-ESD כולל קונספט שלם של הידוק הגנה מקומית כפי שמוצג באיור 12. משולב מהדק אספקת 1V כדי להבטיח שכל תנאי המאמץ יטופלו באופן מקומי בממשק והשפעות התנגדות האפיק יבוטלו. מבנה ההידוק כולו מבודד מהמצע כדי להפחית רעש מהמצע שעשוי לנבוע ממעגלים דיגיטליים הממוקמים רחוק יותר על השבב.

איור 12: תרשים סכמטי של שיטת הגנה מקומית מלאה עבור צמתי Rx ו-Tx של מעגל SerDes (משמאל). התקני ESD המבוססים על SCR. מהדק הספק 1V מבוסס SCR משולב באותה פריסה (מימין). השטח הכולל של ESD הוא 683.75µm2.

הקיבול הטפילי הכולל על מודול ה-I/O PAD מורכב מהיבטים שונים. ניתן לגזור בקלות את קיבול הצומת ממודל הדיודה Spice המסופק על ידי היציקה. חיבורי המתכת של מהדק ה-ESD המקומי מוסיפים קיבול משמעותי. ניתן לגזור קיבול מתכת טפילי מחילוץ PEX. הקטנת רוחב חיבורי המתכת מפחיתה את הקיבול, אך גם מפחיתה את יציבות הקו. רוחב המתכת המינימלי נגזר על ידי הפעלת מאמץ ESD על מתכות שונות.

כאשר לקוחות זקוקים להגנה מפני ESD באמצעות קיבול נמוך במיוחד (הרבה מתחת ל-100fF), מקטע דמה המתכת ייכלל בחילוץ ה-PEX.

באמצעות תהליך איטרטיבי (פריסה, חילוץ PEX), הקיבול הטפילי הכולל של מעגל קלאמפ ESD הופחת לפחות מ-15fF. התרשים שלהלן יציג את השלבים השונים בתהליך זה. הגרף שלהלן (איור 13) מציג את ערך הקבל לעומת מתח ההטיה על ה-PAD.

יש להפחית את הקיבול הטפילי לאדמה כדי למנוע מאותות בתדר גבוה לעבור לאדמה.

משוואה 1: ריאקציה קיבולית Xc (באוהם) היא ביחס הפוך לתדר האות (f) ולקיבול (C)

עבור תדרים גבוהים (מעל 50 גיגה-הרץ), קיבול טפילי מופיע כהתנגדות לאדמה. עכבה זו חייבת להיות גבוהה מספיק. לקבל של 15 fF יש התנגדות של כ-200 אוהם בתדר של 50 גיגה-הרץ.

במהלך תהליך האיטרציה, על מנת להפחית את ההשפעה של חיבורי מתכת על הקיבול הטפילי, נעשה שימוש בכמה כללים

-הסרת חיבורי ויה מיותרים

- צמצמו את מתכת 1 ככל האפשר והניחו אותה רק מעל אזור הדיפוזיה המחבר. 

- מנע משכבת ​​מתכת 1 לעבור דרך אזור הצומת.

חיבור אנכי (כלפי מעלה)

אפילו אם הקיבול הטפילי מופחת באמצעות השיטות הנ"ל, 42% מהקיבול הטפילי בצמתים מתקדמים עדיין קשור לחיבורי מתכת.

איור 13: קיבול טפילי על מתח קלט/פלט (קיבול כולל וקיבול צומת בלבד).

שיטת ההידוק המקומית של איור 12 הושוותה לשני מושגים אחרים באמצעות סימולציות Spice חולפות של מאמצי HBM ESD.

- קונספט 1: הידוק מקומי מוצע

- קונספט 2: מודול I/O PAD שסופק על ידי Foundry (דיודה כפולה ומהדק כוח ליבה שהוצע על ידי Foundry)

- קונספט 3: שילוב של דיודה כפולה ומהדק הגנה ליבה Sofics 1V

מאיור 14 ברור שמושגים 2 ו-3 מייצרים ירידות מתח גבוהות בהרבה ממתח התקלה (4V) [12] של מעגלים רגישים המבוססים על טרנזיסטורי תחמוצת דקים [12].

איור 14: סימולציית Transient Spice תחת מאמץ HBM. 3 מושגים הושוו כדי לוודא כי ירידת המתח בצמתים רגישים נשארת מתחת למקסימום של 4V במהלך מאמץ ESD. רק ההידוק המקומי המומלץ יכול לשמור על מאמץ ESD מתחת ל-4V. נערכו השוואות באמצעות מאמץ HBM של 1kV וקנה מידה של התקן ESD לחוסן של 1kV. הדמיית ה-snapback של הידוק מקומי SCR באמצעות מודל NPN/PNP משולב.

4. סיליקון פוטוניקה 7nm FinFET

כדי להגדיל עוד יותר את רוחב הפס של חיבורים אופטיים (מעבר ל-56 ג'יגה-ביט לשנייה), לקוחותינו אימצו את טכנולוגיית TSMC 7nm FinFET.

הפתרון המוצע דומה לאיור 12. נוצרו שתי גרסאות של הגנה מפני ESD, אחת עם קיבול טפילי של 50fF ואחרת עם קיבול קטן מתחת ל-15fF. במאמר, ייכללו מקרי בוחן אלה.

בדיקות ראשוניות של תהליך FinFET 7nm של TSMC מראות כי למעגל ההידוק המקומי של ESD על ה-SCR יש את האפקט הרצוי (איור 15).

בטכנולוגיית 7 ננומטר, מתח הכשל של טרנזיסטורי הליבה (שער למקור ומדיל למקור) הוא כ-3 וולט. למרבה המזל, ביישומי SerDes רבים יש יותר מרווח הפעלה עקב חיבור טרנזיסטורים אחרים בטור (איור 11). על פי עקרון המעגל, מתח הכשל של מעגלים אלה הוא כ-4-5 וולט.

מלחצי ESD של 7 ננומטר שולבו בשני עיצובים עבור ממשקים במהירות גבוהה. נכון לכתיבת שורות אלה, דוגמאות של מוצרים אלה טרם קיימות, ולכן נתוני CDM עדיין אינם זמינים.

איור 15: ניתוח TLP של קונספט ESD-on-SCR המבוסס על טכנולוגיית 7nm של TSMC. הגנה על טרנזיסטורי ליבה רגישים. התקן ייחוס זה עבור ביצועי HBM של 2kV הוקטן לגרסאות 15fF ו-50fF כדי להגן על SerDes במהירות גבוהה.

לסכם

מושגי הגנה מסורתיים מפני ESD באמצעות "דיודה כפולה" עבור מודולי PAD אנלוגיים של קלט/פלט נתקלו בבעיות בהגנה על ממשקי SerDes במהירות גבוהה בצמתי CMOS ו-FinFET מתקדמים. ירידת המתח הכוללת על פני הדיודות, נגדי האפיק ומהדקי ההספק יכולה בקלות לעלות על מתח התקלה של טרנזיסטור הליבה. בנוסף, "דיודה עולה" מוסיפה גורם מגביל.

עבודה זו מציגה מספר מחקרי מקרה בהם הקונספט של דיודה כפולה מוחלף במהדק הגנה מקומי מפני ESD.

מודול I/O PAD מבוסס על טריגר דיודה קנייני והתקני ESD-on-SCR. הידוק מקומי מפחית את התלות בהתנגדות האפיק, מוריד את מתח ההידוק ומאפשר אופטימיזציה של כל קלט/פלט אנלוגי בנפרד. יתר על כן, מקרים אלה מראים שניתן ליצור הגנה מפני ESD עם קיבול טפילי נמוך מאוד ושטח סיליקון קטן.

נתונים המבוססים על שבבי בדיקה ייעודיים של ESD על צמתי CMOS ו-FinFET מתקדמים. הקלט/פלט האנלוגי בעבודה זו משמש יותר מ-20 חברות להגנה על ממשקי SerDes במהירות גבוהה בטכנולוגיות CMOS 28nm, 16n/12nm ו-7nm FinFET.

הצהרת אחריות: מאמר זה משוכפל מתוך "IP and SOC Design", התומך בהגנה על זכויות קניין רוחני. אנא ציין את המקור המקורי ואת מחבר ההדפסה המחודשת. אם ישנה הפרה כלשהי, אנא צור איתנו קשר כדי למחוק אותה.