في عالمنا اليوم، يتزايد الطلب على نقل البيانات يومًا بعد يوم. وتستمر كمية البيانات التي يستهلكها الناس يوميًا لمشاهدة مقاطع الفيديو في الارتفاع. ومع انتشار الهواتف الذكية وتطبيقات الحاسوب ومراكز البيانات وتبادل المعلومات عن بُعد، يستمر الطلب على نطاقات ترددية متنوعة في النمو. وقد دفع هذا الطلب بدوره صناعة أشباه الموصلات إلى مواصلة التطوير والسعي نحو تسريع وتيرة تطوير الواجهات اللاسلكية والسلكية والبصرية. قبل بضع سنوات، كان الحد الأقصى للسرعة حوالي 10 جيجابت في الثانية. أما الآن، فتعمل الدوائر بسرعات تصل إلى 56 جيجابت في الثانية، بل وحتى 112 جيجابت في الثانية.

في واجهات الاتصال عالية السرعة هذه، يحتاج مصممو الرقائق إلى الحد من السعة الطفيلية لمشابك الحماية من التفريغ الكهروستاتيكي المدمجة والمتصلة بالواجهة. ونظرًا لقصور طرق الحماية التقليدية من التفريغ الكهروستاتيكي، يلزم استخدام دوائر إدخال/إخراج تناظرية خاصة. تستعرض هذه المقالة حلولًا مثبتة الفعالية للحماية من التفريغ الكهروستاتيكي في السيليكون، مُصممة خصيصًا لرقائق TSMC بتقنية 28 نانومتر في عمليات CMOS، ورقائق TSMC بتقنيات 16 نانومتر، و12 نانومتر، و7 نانومتر في عمليات FinFET. وقد انخفضت السعة الطفيلية لهذه الحلول إلى أقل من 100 فمتوفاراد، بل وإلى أقل من 20 فمتوفاراد في بعض تطبيقات الفوتونيات السيليكونية.

يوضح الشكل 1 طريقة ESD التقليدية لمحاكاة وحدة I/O PAD. وهي تتكون من ثنائي يربط Vss بوحدة I/O PAD وثنائي يربط وحدة I/O PAD بـ Vdd ومشبك طاقة/سكة بين Vdd و Vss [1-5].

يحب مصممو الدوائر المتكاملة ذلك لأن تصميمي الصمام الثنائي هذين سهل التنفيذ ولهما بصمة سيليكون صغيرة وسعة طفيلية منخفضة إلى حد ما.

الشكل 1: طرق الحماية التقليدية من التفريغ الكهروستاتيكي المطبقة على العديد من وحدات الإدخال/الإخراج: ثنائي واحد من Vss إلى الإدخال/الإخراج وثنائي آخر من الإدخال/الإخراج إلى Vdd. يتم استخدام مشبك طاقة واحد لتركيبة الإجهاد 1/2.

بالنسبة للعُقد الحساسة، يُضيف مُصممو الدوائر المتكاملة مُقاومة عزل بين وحدة الإدخال/الإخراج والدائرة لزيادة نطاق تصميم الحماية من التفريغ الكهروستاتيكي. إذا كانت الدائرة الوظيفية لا تستطيع تحمّل تيار التفريغ الكهروستاتيكي، يُضاف مُثبِّت ثانوي بعد مُقاومة العزل (الشكل 2).

الشكل 2: في بعض الأحيان، يضيف مصممو الدوائر المتكاملة مقاومة بين وحدة الإدخال/الإخراج والدائرة، ويضعون مشبكًا ثانويًا صغيرًا أمام الدائرة الحساسة. هذا يزيد من نطاق تصميم الحماية من التفريغ الكهروستاتيكي.

توجد عدة مشاكل في هذا النهج البسيط، خاصة مع واجهات المستخدم عالية السرعة:

(1) تؤثر مقاومة العزل بشكل خطير على التشغيل عالي السرعة وتزيد من الضوضاء.

(2) قد تؤدي ثنائيات ESD إلى زيادة السعة الطفيلية بين وحدة الإشارة PAD وخط الطاقة.

(3) بسبب اقتران الضوضاء بين PAD و Vdd أو قد يكون جهد الإشارة أعلى من جهد Vdd المرجعي، أو بسبب مشكلات المطابقة، لا تستطيع بعض الواجهات تحمل تحفيز الجهد الناتج عن الصمام الثنائي من وحدة I/O PAD إلى Vdd.

(4) بالنسبة للعقد الحساسة، قد يكون إجمالي انخفاض الجهد على مسار تيار ESD المتوقع أعلى من جهد العطل للدائرة الوظيفية [5].

إحدى الطرق السهلة لتقليل السعة (السؤال 2) وزيادة تحمل الجهد (السؤال 3) هي استخدام اثنين أو أكثر من الثنائيات الموصولة على التوالي. مع ذلك، يؤدي هذا إلى انخفاضات جهد أعلى تحت تأثير إجهاد التفريغ الكهروستاتيكي، مما يزيد من حدة المشكلة 4. في عام 2017، تم اقتراح بديل يعتمد على مفهوم ثنائي القطب جديد [6-7].

تتناول هذه المقالة مشروعًا استبدل فيه مصمم الدوائر المتكاملة أسلوب الحماية من التفريغ الكهروستاتيكي التقليدي باستخدام ثنائي الصمام بمفهوم تثبيت الحماية الموضعية، كما هو موضح في الشكل 3. إذا لم يكن التشغيل الوظيفي يتحمل انتقال الصمام الثنائي من "IN" إلى Vdd، فيمكن إزالته. وهذا شائع في المخارج الآمنة من الأعطال، والمخارج القابلة للتوصيل أثناء التشغيل، والمخارج ذات المصرف المفتوح، والمداخل في وضع الاستعداد البارد، أو الواجهات المقاومة للجهد الزائد [8].

الشكل 3: مخطط دائرة مبسط باستخدام حماية ESD بمشبك موضعي. في حال الحاجة إلى تشغيل الدائرة، يمكن إزالة الصمام الثنائي بين IN وVdd. في بعض الحالات، يُضاف مشبك آخر بين Vdd و"IN".

تتميز طريقة التثبيت الموضعي بالعديد من المزايا:

(1) تقليل الاعتماد على مقاومة ناقل البيانات

(2) يتم تقليل انخفاض الجهد في ظل ظروف ESD بشكل كبير دون الحاجة إلى مقاومات العزل، مما يجعله مناسبًا جدًا للعقد الحساسة.

(3) يوفر خيارات مختلفة لتقليل السعة الطفيلية (انظر دراسة الحالة أدناه)

(4) يمكن تحسين كل وحدة إدخال/إخراج على حدة. على سبيل المثال: قد تتطلب بعض الوحدات تحملاً أعلى للتفريغ الكهروستاتيكي، وإلا فلن تتمكن من تحمل تفريغ الصمام الثنائي بين الإدخال/الإخراج وVdd.

تُلخص دراسة الحالة التالية عدة طرق للتثبيت الموضعي ذات السعة الطفيلية المنخفضة (أو المنخفضة جدًا) لحماية واجهات SerDes عالية السرعة التي تتراوح من تقنية CMOS 28 نانومتر إلى تقنية FinFET 7 نانومتر. استُخدمت أنواع مختلفة من التثبيت الموضعي القائم على SCR في دراسة الحالة (الشكل 4). وقد استُخدمت سابقًا تقنيتا SCR المُشغَّلة بالديود وESD-on-SCR لحماية واجهات LNA اللاسلكية [9].

الشكل 4: مشبكان للحماية من التفريغ الكهروستاتيكي مستخدمان في دراسة الحالة. عندما يتجاوز جهد الإدخال/الإخراج جهد الثنائي (Anode-G2) فوق جهد Vdd، يتم تشغيل مقوم السيليكون المتحكم به (SCR) من نوع Sofics ESD-on-SCR. وعندما يكون كل من AnodeG2 وثنائي التشغيل منحازين انحيازًا أماميًا، يتم تشغيل مقوم السيليكون المتحكم به (SCR) من نوع Sofics DTSCR.

1.FPGA 28 نانومتر، 28 جيجابت في الثانية SerDes

بالنسبة لسلسلة منتجات FPGA المتقدمة المصنعة بتقنية 28 نانومتر من TSMC، يحتاج العملاء إلى وحدات حماية مخصصة ضد التفريغ الكهروستاتيكي. تتطلب واجهة SerDes بسرعة 28 جيجابت في الثانية المواصفات التالية:

- السعة الطفيلية أقل بكثير من 100 فمتوفاراد.

مستوى التفريغ الكهروستاتيكي: > 1 كيلو فولت HBM؛ > 250 فولت CDM

تم اختيار نسخة مصغرة من مشبك Sofics DTSCR للحماية الموضعية لواجهات الإرسال والاستقبال. أُضيف مشبك CDM موضعي ثانوي خلف مقاومة العزل لحماية طبقة أكسيد البوابة الرقيقة في حالة الاستقبال (الشكل 5). تم الحفاظ على السعة الطفيلية لـ DTSCR، والثنائي العكسي، والوصلات المعدنية أقل من 80 فمتوفاراد.

الشكل 5: رسم تخطيطي لمرحلة SerDes Rx (الإدخال) بسرعة 28 جيجابت في الثانية يوضح مراحل التثبيت المحلي DTSCR والحماية الثانوية لتعزيز حماية CDM.

لتحقيق مواصفات فقدان العودة S11، يتم توصيل محث على التوالي مع DTSCR (الشكل 6). يتوافق الجهاز مع جميع المواصفات، بما في ذلك CDM. يصل جهد جهاز FPGA إلى أكثر من 300 فولت مع تيار ذروة يبلغ 4.5 أمبير. عُرضت جميع نتائج التحليل في مؤتمر IEW 2011 [10].

الشكل 6: لتحقيق مواصفات S11، يتم وضع ملف حث على التوالي مع DTSCR. يقلل الملف من ذروة S11 عند 10 جيجاهرتز و20 جيجاهرتز.

2. وحدة SerDes عالمية 16 نانومتر، 28 جيجابت في الثانية

تتطلب رقائق الاتصالات عالية السرعة (مراكز البيانات) المزودة بتقنية SerDes بسرعة 28 جيجابت في الثانية في عملية تصنيع 16 نانومتر حلول حماية مخصصة ضد التفريغ الكهروستاتيكي.

يجب أن تستوفي مشابك الحماية من التفريغ الكهروستاتيكي المحلية هذه المتطلبات:

- حماية الترانزستورات الحساسة ذات الطبقة الرقيقة من أكسيد الجرافين بجهد 0.8 فولت من جهد العطل تحت ضغط التفريغ الكهروستاتيكي الذي يقل عن 3.3 فولت

- مشبك ESD منخفض التسريب، أقل من 10 نانو أمبير عند درجة حرارة عالية (125 درجة مئوية)

- يتيح الحجم الصغير للسيليكون قنوات متعددة على نفس شريحة الاتصالات

-لا يوجد مقاوم

-> 2 كيلو فولت HBM

- تبلغ سعة وصلة الحماية القصوى من التفريغ الكهروستاتيكي 100 فمتوفاراد

الشكل 7: رسم تخطيطي لمفهوم الحماية لأزواج التفاضل في واجهات الإرسال. تمت إضافة مشبك محلي وثنائي عكسي متوازي إلى كلا مساري زوج التفاضل.

استنادًا إلى تحليلٍ مُعمّق للرقائق المُصنّعة بتقنية FinFET من TSMC بدقة 16 نانومتر، تم اختيار مفهوم ESD-on-SCR كجهاز تثبيت موضعي. وتُعرض بيانات TLP في الشكل 8.

يجب حماية الأجهزة ذات طبقة الأكسيد الرقيقة التي يزيد تيارها عن 2 أمبير في منطقة تقل مساحتها عن 1.000 ميكرومتر مربع. يبلغ التسريب عند درجات الحرارة العالية حوالي 1 نانو أمبير.

الشكل 8: قياس TLP لجهاز ESD على SCR المستخدم كجهاز تثبيت موضعي. يصل الجهاز إلى أكثر من 2 أمبير قبل الوصول إلى جهد العطل لترانزستورات أكسيد الرقاقة.

الشكل 9: محاكاة سعوية لتفريغ الشحنات الكهروستاتيكية على SCR (Spice). تبقى السعة أقل من المستوى المستهدف البالغ 100 فمتوفاراد ضمن نطاق جهد PAD.

لضمان عدم تأثير مشبك الحماية من التفريغ الكهروستاتيكي على تشغيل SerDes عالي السرعة، تتم محاكاة سعة الوصلة الطفيلية على جهد PAD، كما هو موضح في الشكل 9. يتم استخدام نموذج مكافئ قائم على وصلة ثنائية لمحاكاة الحمل السعوي لوحدة الحماية الكهروستاتيكية.

3. تقنية الفوتونات السيليكونية 28 نانومتر، 28 جيجابت في الثانية

تواصلت معنا عدة شركات تعمل على تطوير أجهزة إرسال واستقبال ضوئية جديدة لطلب الدعم. بالنسبة للإدخال/الإخراج العادي منخفض السرعة (1.8 فولت)، فإن مكتبة الإدخال/الإخراج التناظرية/الرقمية التي توفرها الشركة المصنعة كافية. متطلبات الحماية من التفريغ الكهروستاتيكي لهذه الوسادات هي 2 كيلو فولت HBM.

من جهة أخرى، تُضيف منافذ الإدخال/الإخراج التناظرية في مكتبات تصنيع الرقائق سعةً طفيليةً زائدةً إلى واجهات السرعات العالية. ويشترط المصممون أن تُخفَّض سعة التفريغ الكهروستاتيكي الكلية إلى أقل من 15 فمتوفاراد.

تُغلف شريحة النظام على رقاقة (SoC) بتقنية CMOS 28 نانومتر مع رقائق السيليكون الضوئية في حزمة متكاملة مشتركة/هجينة (الشكل 10). ولأن عملية تجميع هذه الشريحة تتم في بيئة مُتحكم بها ضد التفريغ الكهروستاتيكي، يمكن خفض مستوى الحماية من التفريغ الكهروستاتيكي إلى 200 فولت HBM دون التأثير على الإنتاجية.

الشكل 10: (مثال) تغليف الدوائر المتكاملة الإلكترونية (المشغلات) على أجهزة الفوتونيات السيليكونية باستخدام عملية ربط رقاقة مقلوبة (؟IOP 2016 [11]).

الشكل 11: دائرة الإرسال/الإخراج المبسطة المستخدمة في واجهة SerDes الضوئية المصنوعة من السيليكون.

تستخدم واجهة 28 جيجابت في الثانية مفهوم الزوج التفاضلي، كما هو موضح في الشكل 11. يُصمم دائرة وظيفية بجهد 1 فولت باستخدام ترانزستورات ذات قلب 0.9 فولت لضمان تحقيق سرعات التبديل المطلوبة. مع ذلك، تُقلل هذه الترانزستورات نطاق تصميم الحماية من التفريغ الكهروستاتيكي المتاح لإشارات الاستقبال والإرسال إلى 4 فولت.

تشمل المتطلبات الأخرى للحماية من التفريغ الكهروستاتيكي التشغيل بتسرب منخفض ومساحة سيليكون صغيرة.

يتضمن تصميم الحماية من التفريغ الكهروستاتيكي مفهوم تثبيت حماية محلية كاملة كما هو موضح في الشكل 12. تم دمج مُثبِّت جهد تغذية 1 فولت لضمان معالجة جميع ظروف الإجهاد محليًا عند الواجهة، والتخلص من تأثيرات مقاومة ناقل البيانات. تم عزل هيكل التثبيت بالكامل عن الركيزة لتقليل التشويش الناتج عن الركيزة والذي قد ينشأ من الدوائر الرقمية الموجودة على مسافة أبعد على الشريحة.

الشكل 12: رسم تخطيطي لطريقة حماية محلية كاملة لعقدتي الاستقبال والإرسال في دائرة SerDes (يسار). أجهزة الحماية من التفريغ الكهروستاتيكي تعتمد على مقوم السيليكون المتحكم به (SCR). تم دمج مشبك طاقة 1 فولت قائم على مقوم السيليكون المتحكم به (SCR) في نفس التصميم (يمين). تبلغ المساحة الإجمالية للحماية من التفريغ الكهروستاتيكي 683.75 ميكرومتر مربع.

تتكون السعة الطفيلية الكلية في وحدة الإدخال/الإخراج من عدة جوانب. يمكن استنتاج سعة الوصلة بسهولة من نموذج Spice للثنائي المُقدم من المصنع. تُضيف التوصيلات المعدنية لمشبك الحماية من التفريغ الكهروستاتيكي الموضعي سعة كبيرة. يمكن استنتاج السعة المعدنية الطفيلية من استخلاص PEX. يؤدي تقليل عرض التوصيلات المعدنية إلى تقليل السعة، ولكنه يقلل أيضًا من استقرار الخط. يتم تحديد الحد الأدنى لعرض المعدن بتطبيق إجهاد التفريغ الكهروستاتيكي على معادن مختلفة.

عندما يحتاج العملاء إلى حماية من التفريغ الكهروستاتيكي باستخدام سعة منخفضة للغاية (أقل بكثير من 100 فمتوفاراد)، سيتم تضمين قسم المعدن الوهمي في عملية استخراج PEX.

من خلال عملية تكرارية (التصميم، استخراج PEX)، تم تقليل السعة الطفيلية الكلية لدائرة تثبيت ESD إلى أقل من 15 فمتوفاراد. يوضح الرسم البياني أدناه الخطوات المختلفة في هذه العملية. يوضح الرسم البياني أدناه (الشكل 13) قيمة المكثف مقابل جهد الانحياز على PAD.

يجب تقليل السعة الطفيلية إلى الأرض لمنع إشارات التردد العالي من التسرب إلى الأرض.

المعادلة 1: المفاعلة السعوية Xc (بالأوم) تتناسب عكسياً مع تردد الإشارة (f) والسعة (C).

عند الترددات العالية (أكثر من 50 جيجاهرتز)، تظهر السعة الطفيلية كمقاومة للأرض. يجب أن تكون هذه المعاوقة عالية بما يكفي. تبلغ مقاومة مكثف سعته 15 فمتوفاراد حوالي 200 أوم عند تردد 50 جيجاهرتز.

خلال عملية التكرار، ولتقليل تأثير الوصلات المعدنية على السعة الطفيلية، تم استخدام بعض القواعد.

- إزالة وصلات "عبر" غير الضرورية

- قلل كمية المعدن 1 قدر الإمكان وضع فقط فوق منطقة الانتشار المتصلة. 

- منع الطبقة المعدنية 1 من المرور عبر منطقة الوصل.

- اتصال رأسي (إلى الأعلى)

حتى لو تم تقليل السعة الطفيلية من خلال الطرق المذكورة أعلاه، فإن 42٪ من السعة الطفيلية على العقد المتقدمة لا تزال مرتبطة بالوصلات المعدنية.

الشكل 13: السعة الطفيلية على جهد الإدخال/الإخراج (السعة الكلية وسعة الوصلة فقط).

تمت مقارنة طريقة التثبيت الموضعي الموضحة في الشكل 12 مع مفهومين آخرين باستخدام محاكاة Spice العابرة لإجهادات HBM ESD.

- المفهوم 1: التثبيت الموضعي المقترح

- المفهوم 2: وحدة لوحة الإدخال/الإخراج مقدمة من شركة Foundry (ثنائي مزدوج ومشبك طاقة أساسي مقترح من قبل شركة Foundry)

- المفهوم 3: مزيج من الصمام الثنائي المزدوج ومشبك حماية القلب Sofics 1V

من الشكل 14 يتضح أن المفهومين 2 و 3 ينتجان انخفاضات في الجهد أعلى بكثير من جهد العطل (4 فولت) [12] للدوائر الحساسة القائمة على ترانزستورات أكسيد رقيقة [12].

الشكل 14: محاكاة Spice العابرة تحت ضغط HBM. تمت مقارنة 3 مفاهيم للتحقق من أن انخفاض الجهد على العقد الحساسة يبقى أقل من 4 فولت كحد أقصى أثناء ضغط التفريغ الكهروستاتيكي. فقط التثبيت الموضعي الموصى به قادر على إبقاء ضغط التفريغ الكهروستاتيكي أقل من 4 فولت. أُجريت المقارنات باستخدام ضغط HBM بقيمة 1 كيلو فولت وتوسيع نطاق جهاز التفريغ الكهروستاتيكي ليتحمل 1 كيلو فولت. تمت محاكاة ارتداد التثبيت الموضعي لـ SCR باستخدام نموذج NPN/PNP مُدمج.

4. تقنية السيليكون الضوئية FinFET 7 نانومتر

لزيادة عرض النطاق الترددي للوصلات البصرية (أكثر من 56 جيجابت في الثانية)، اعتمد عملاؤنا تقنية TSMC 7nm FinFET.

الحل المقترح مشابه للشكل 12. تم تصميم نسختين من الحماية ضد التفريغ الكهروستاتيكي، إحداهما بسعة طفيلية تبلغ 50 فمتوفاراد، والأخرى بسعة صغيرة تقل عن 15 فمتوفاراد. ستُدرج دراسات الحالة هذه في البحث.

أظهرت الاختبارات الأولية لعملية FinFET 7nm الخاصة بشركة TSMC أن دائرة التثبيت الموضعي ESD على SCR لها التأثير المطلوب (الشكل 15).

في تقنية 7 نانومتر، يبلغ جهد العطل لترانزستورات النواة (من البوابة إلى المصدر ومن المصرف إلى المصدر) حوالي 3 فولت. ولحسن الحظ، في العديد من تطبيقات SerDes، يوجد هامش أمان أكبر بفضل توصيل ترانزستورات أخرى على التوالي (الشكل 11). ووفقًا لمبدأ الدائرة، يبلغ جهد العطل لهذه الدوائر حوالي 4-5 فولت.

تم دمج مشابك الحماية من التفريغ الكهروستاتيكي بتقنية 7 نانومتر في تصميمين للواجهات عالية السرعة. وحتى وقت كتابة هذا التقرير، لم يتم توفير عينات من هذه المنتجات، لذا فإن بيانات CDM غير متاحة بعد.

الشكل 15: تحليل TLP لمفهوم ESD-on-SCR القائم على تقنية TSMC 7nm. حماية الترانزستورات الأساسية الحساسة. تم تصغير حجم هذا الجهاز المرجعي لأداء HBM بجهد 2 كيلو فولت إلى إصدارات 15 فمتوفاراد و50 فمتوفاراد لحماية SerDes عالية السرعة.

تلخيص

واجهت مفاهيم الحماية التقليدية من التفريغ الكهروستاتيكي باستخدام "ثنائيات مزدوجة" لوحدات الإدخال/الإخراج التناظرية مشاكل في حماية واجهات SerDes عالية السرعة في تقنيات CMOS وFinFET المتقدمة. إذ يمكن أن يتجاوز إجمالي انخفاض الجهد عبر الثنائيات ومقاومات ناقل البيانات ومثبتات الطاقة جهد عطل الترانزستور الأساسي بسهولة. بالإضافة إلى ذلك، يُشكل "تشغيل الثنائي" عاملًا مُحددًا.

يُظهر هذا العمل العديد من دراسات الحالة التي يتم فيها استبدال مفهوم الصمام الثنائي المزدوج بمشبك حماية محلي ضد التفريغ الكهروستاتيكي.

وحدة الإدخال/الإخراج تعتمد على تقنية تشغيل ثنائية خاصة وأجهزة ESD-on-SCR. يقلل التثبيت الموضعي من اعتماد مقاومة ناقل البيانات، ويخفض جهد التثبيت، ويتيح تحسين كل مدخل/مخرج تناظري على حدة. علاوة على ذلك، تُظهر هذه الحالات إمكانية إنشاء حماية من التفريغ الكهروستاتيكي بسعة طفيلية منخفضة للغاية ومساحة سيليكون صغيرة.

تستند البيانات إلى رقائق اختبار ESD مخصصة على عقد CMOS وFinFET المتقدمة. تُستخدم منافذ الإدخال/الإخراج التناظرية في هذا العمل من قبل أكثر من 20 شركة لحماية واجهات SerDes عالية السرعة في تقنيات CMOS 28 نانومتر، و16 نانومتر/12 نانومتر، وFinFET 7 نانومتر.

تنويه: هذه المقالة مقتبسة من كتاب "تصميم الملكية الفكرية والأنظمة على رقاقة"، الذي يدعم حماية حقوق الملكية الفكرية. يُرجى ذكر المصدر الأصلي واسم المؤلف عند إعادة النشر. في حال وجود أي انتهاك، يُرجى التواصل معنا لحذفها.