W dzisiejszym świecie zapotrzebowanie na transmisję danych rośnie z dnia na dzień. Ilość danych pobieranych codziennie przez ludzi podczas oglądania filmów stale rośnie. Wraz z popularyzacją smartfonów, aplikacji komputerowych, centrów danych i dalekosiężnej wymiany informacji, zapotrzebowanie na różne przepustowości stale rośnie. To z kolei napędza rozwój przemysłu półprzewodnikowego i dążenie do szybszego rozwoju interfejsów bezprzewodowych, przewodowych i optycznych. Jeszcze kilka lat temu limit prędkości wynosił około 10 Gb/s. Obecnie układy działają z prędkością 56 Gb/s, a nawet 112 Gb/s.

W przypadku tak szybkich interfejsów komunikacyjnych, projektanci układów scalonych muszą ograniczyć pojemność pasożytniczą zacisków zabezpieczających przed ESD podłączonych do interfejsu. Ponieważ tradycyjne metody ESD mają swoje wady, wymagane są specjalne analogowe obwody wejścia/wyjścia. W niniejszym artykule przedstawiono sprawdzone w krzemie rozwiązania ESD dla TSMC 28 nm w procesach CMOS oraz TSMC 16 nm, 12 nm i 7 nm w procesach FinFET. Pojemność pasożytnicza rozwiązań ESD jest zredukowana do mniej niż 100 fF, a w niektórych zastosowaniach fotoniki krzemowej nawet do mniej niż 20 fF.

Rysunek 1 przedstawia tradycyjną metodę ESD symulacji modułu I/O PAD. Składa się ona z diody łączącej Vss z I/O PAD i diody łączącej moduł I/O PAD z Vdd oraz zacisku zasilania/szyny pomiędzy Vdd i Vss [1-5].

Projektanci układów scalonych cenią je, ponieważ te dwa projekty diod są łatwe do wdrożenia, mają małą powierzchnię krzemową i stosunkowo niską pojemność pasożytniczą.

Rysunek 1: Tradycyjne metody ESD stosowane w wielu modułach I/O PAD: jedna dioda od Vss do I/O i druga dioda od I/O do Vdd. Jeden zacisk zasilania jest używany do kombinacji naprężeń 1/2.

W przypadku węzłów wrażliwych, projektanci układów scalonych dodają rezystor izolacyjny między wejściem/wyjściem a obwodem, aby zwiększyć zakres projektowania ESD. Jeśli obwód funkcjonalny nie jest w stanie obsłużyć prądu wyładowania elektrostatycznego (ESD), należy dodać zacisk wtórny za rezystorem izolacyjnym (rysunek 2).

Rysunek 2: Czasami projektanci układów scalonych dodają rezystor między modułem I/O PAD a obwodem i umieszczają mały zacisk wtórny przed wrażliwym obwodem. Zwiększa to zakres projektowania ESD.

Istnieje kilka problemów z tym prostym podejściem, szczególnie w przypadku szybkich interfejsów:

(1) Rezystancja izolacji ma poważny wpływ na pracę przy dużej prędkości i zwiększa hałas.

(2) Diody ESD mogą wprowadzać nadmierną pojemność pasożytniczą pomiędzy sygnałem PAD a linią zasilającą.

(3) Ze względu na sprzężenie szumów między PAD i Vdd lub napięcie sygnału może być wyższe niż napięcie odniesienia Vdd, lub ze względu na problemy z dopasowaniem, niektóre interfejsy nie mogą wytrzymać stymulacji napięciowej spowodowanej przez diodę z modułu I/O PAD do Vdd.

(4) W przypadku węzłów wrażliwych całkowity spadek napięcia na przewidywanej ścieżce prądu ESD może być wyższy niż napięcie zwarcia obwodu funkcjonalnego [5].

Łatwym sposobem na zmniejszenie pojemności (pytanie 2) i zwiększenie tolerancji napięcia (pytanie 3) jest zastosowanie 2 lub więcej diod szeregowo. Prowadzi to jednak do wyższych spadków napięcia pod wpływem wyładowań elektrostatycznych, pogłębiając problem 4. W 2017 roku zaproponowano alternatywę z nowatorską koncepcją bipolarną [6-7].

W niniejszym artykule omówiono projekt, w którym projektant układów scalonych zastąpił tradycyjne podejście z dwiema diodami ESD koncepcją lokalnego zacisku zabezpieczającego, jak pokazano na rysunku 3. Jeśli działanie nie pozwala na przejście diody z „IN” do Vdd, można ją usunąć. Jest to typowe dla wyjść odpornych na awarie, z możliwością podłączania na gorąco, z otwartym drenem, wejść w trybie zimnego czuwania lub interfejsów odpornych na przepięcia [8].

Rysunek 3: Uproszczony schemat obwodu z lokalnym zaciskiem zabezpieczającym przed wyładowaniami elektrostatycznymi (ESD). Jeśli wymagana jest praca funkcjonalna, diodę między zaciskami IN i Vdd można usunąć. W niektórych przypadkach dodaje się kolejny zacisk między zaciskami Vdd i „IN”.

Metoda zaciskania lokalnego ma wiele zalet:

(1) Zmniejszenie zależności od rezystancji magistrali

(2) Spadek napięcia w warunkach ESD ulega znacznemu zmniejszeniu bez konieczności stosowania rezystorów izolacyjnych, co sprawia, że ​​rozwiązanie to doskonale nadaje się do stosowania w węzłach wrażliwych.

(3) Zapewnia różne opcje redukcji pojemności pasożytniczej (patrz studium przypadku poniżej)

(4) Każdy PAD I/O można zoptymalizować osobno. Na przykład: niektóre PAD-y mogą wymagać wyższej tolerancji na ładunki elektrostatyczne, w przeciwnym razie nie wytrzymają rozładowania diody między I/O a Vdd.

Poniższe studium przypadku podsumowuje kilka metod lokalnego zaciskania z (ultra)niską pojemnością pasożytniczą, służących do ochrony szybkich interfejsów SerDes, od 28 nm CMOS do 7 nm FinFET. W studium przypadku zastosowano różne typy lokalnego zaciskania opartego na tyrystorach SCR (rys. 4). Wcześniej do ochrony bezprzewodowych interfejsów LNA stosowano tyrystor SCR wyzwalany diodą i układ ESD-on-SCR [9].

Rysunek 4: Dwa zaciski zabezpieczające przed wyładowaniami elektrostatycznymi (ESD) użyte w studium przypadku. Gdy poziom sygnału IO podniesie spadek napięcia na diodzie (anoda G2) powyżej napięcia Vdd, następuje wyzwolenie tyrystora Sofics ESD-on-SCR. Po spolaryzowaniu w kierunku przewodzenia anody G2 i diody wyzwalającej, włącza się tyrystor Sofics DTSCR.

1. Serie FPGA 28 nm, 28 Gb/s

W przypadku serii zaawansowanych produktów FPGA w procesie technologicznym 28 nm firmy TSMC klienci potrzebują niestandardowych układów ochrony ESD. Interfejs SerDes 28 Gb/s wymaga następujących specyfikacji:

- Pojemność pasożytnicza jest znacznie poniżej 100fF.

-Poziom ESD: > 1 kV HBM; > 250 V CDM

Do lokalnej ochrony interfejsów Tx i Rx wybrano pomniejszoną wersję zacisku DTSCR firmy Sofics. Za rezystorem izolacyjnym dodano dodatkowy, lokalny zacisk CDM w celu ochrony cienkiego tlenku bramki w obudowie Rx (rysunek 5). Pojemność pasożytnicza DTSCR, diody zaporowej i połączeń metalowych jest utrzymywana poniżej 80 fF.

Rysunek 5: Schemat stopnia wejściowego SerDes Rx 28 Gbps przedstawiający lokalne stopnie DTSCR i stopnie ochrony wtórnej w celu zwiększenia ochrony CDM.

Aby spełnić specyfikację S11 – straty odbiciowe, cewkę umieszczono szeregowo z DTSCR (rysunek 6). Spełnia ona wszystkie wymagania, w tym CDM. Układ FPGA osiąga napięcie ponad 300 V przy prądzie szczytowym 4.5 A. Wszystkie wyniki analizy zaprezentowano na konferencji IEW 2011 [10].

Rysunek 6: Aby spełnić specyfikację S11, cewka indukcyjna jest umieszczona szeregowo z DTSCR. Cewka redukuje szczyt S11 przy częstotliwościach 10 GHz i 20 GHz.

2. Uniwersalny SerDes 16 nm, 28 Gbps

Szybkie układy komunikacyjne (centra danych) z SerDes 28 Gbps w procesie technologicznym 16 nm wymagają specjalnych rozwiązań zabezpieczających przed ładunkami elektrostatycznymi.

Lokalne zaciski ESD muszą spełniać następujące wymagania:

- Ochrona delikatnych tranzystorów z cienkim rdzeniem tlenkowym 0.8 V przy napięciu zwarcia pod wpływem naprężeń ESD poniżej 3.3 V

- Zacisk ESD o niskim prądzie upływu, poniżej 10 nA w wysokiej temperaturze (125°C)

-Mała powierzchnia krzemowa umożliwia obsługę wielu kanałów na tym samym układzie komunikacyjnym

-Brak rezystora

- > 2kV HBM

-Maksymalna pojemność złącza ESD wynosi 100 fF

Rysunek 7: Schematyczny diagram koncepcji ochrony par różnicowych interfejsów Tx. Do obu ścieżek pary różnicowej dodano zacisk lokalny i równoległą diodę zaporową.

W oparciu o obszerną analizę układów scalonych opartych na technologii FinFET 16 nm firmy TSMC, jako lokalne urządzenie zaciskowe wybrano koncepcję ESD-on-SCR. Dane TLP przedstawiono na rysunku 8.

Chroń urządzenia cienkowarstwowe o natężeniu powyżej 2 amperów w obszarze o powierzchni mniejszej niż 1.000 um². Prąd upływu w wysokich temperaturach wynosi około 1 nA.

Rysunek 8: Pomiar TLP urządzenia ESD w tyrystorze SCR używanym jako lokalne urządzenie zaciskowe. Urządzenie osiąga ponad 2 A przed osiągnięciem napięcia zwarciowego tranzystorów cienkotlenkowych.

Rysunek 9: Symulacja pojemnościowa wyładowania elektrostatycznego (ESD) w tyrystorach SCR (Spice). Pojemność pozostaje poniżej poziomu docelowego 100 fF w całym zakresie napięć układu PAD.

Aby mieć pewność, że zacisk zabezpieczający ESD nie wpłynie na działanie szybkich urządzeń SerDes, pojemność złącza pasożytniczego jest symulowana na napięciu PAD, jak pokazano na rysunku 9. Do symulacji obciążenia pojemnościowego jednostki zabezpieczającej przed ładunkami elektrostatycznymi zastosowano równoważny model oparty na złączu diodowym.

3. Fotonika krzemowa 28 nm, 28 Gb/s

Kilka firm pracujących nad nowymi transceiverami optycznymi skontaktowało się z nami w celu uzyskania wsparcia. Do standardowych, niskoprędkościowych wejść/wyjść (1.8 V) biblioteka wejść/wyjść analogowo-cyfrowych dostarczona przez odlewnię jest wystarczająca. Wymagania dotyczące ESD dla tych PAD-ów to 2 kV HBM.

Z drugiej strony, analogowe wejścia/wyjścia w bibliotekach odlewniczych wprowadzają nadmierną pojemność pasożytniczą do szybkich interfejsów. Projektanci wymagają, aby całkowita pojemność ESD została zmniejszona do mniej niż 15 fF.

Układ SoC CMOS 28 nm jest umieszczony w zintegrowanej, współdzielonej/hybrydowej obudowie z fotoniką krzemową (rysunek 10). Ponieważ ten układ typu flip-chip jest wykonany w środowisku kontrolowanym pod kątem wyładowań elektrostatycznych (ESD), poziom ochrony ESD można obniżyć do 200 V HBM bez wpływu na wydajność.

Rysunek 10: (Przykład) Pakowanie układów scalonych elektronicznych (sterowników) na urządzeniach fotonicznych z krzemu przy użyciu procesu łączenia układów typu flip-chip (IOP 2016 [11]).

Rysunek 11: Uproszczony układ Tx/wyjścia stosowany w interfejsie SerDes układu fotonicznego opartego na krzemie.

Interfejs 28 Gb/s wykorzystuje koncepcję pary różnicowej, jak pokazano na rysunku 11. Stwórz obwód funkcjonalny o napięciu 1 V, wykorzystując tranzystory rdzeniowe o napięciu 0.9 V, aby zapewnić prędkość przełączania. Tranzystory te zmniejszają jednak dostępne okno projektowe ESD dla sygnałów Rx i Tx do 4 V.

Inne wymagania dotyczące ochrony ESD obejmują niski upływ prądu i małą powierzchnię krzemu.

Konstrukcja zabezpieczenia ESD obejmuje kompleksową koncepcję lokalnego zacisku zabezpieczającego, jak pokazano na rysunku 12. Zintegrowany zacisk zasilania 1 V zapewnia lokalne przetwarzanie wszystkich naprężeń na interfejsie i eliminuje wpływ rezystancji magistrali. Cała konstrukcja zacisku jest odizolowana od podłoża, aby zredukować zakłócenia pochodzące z obwodów cyfrowych znajdujących się dalej na chipie.

Rysunek 12: Schemat kompletnej metody lokalnej ochrony węzłów Rx i Tx obwodu SerDes (po lewej). Urządzenia ESD oparte na tyrystorach SCR. Zacisk zasilania 1 V oparty na tyrystorach SCR jest zintegrowany w tym samym układzie (po prawej). Całkowita powierzchnia ESD wynosi 683.75 um².

Całkowita pojemność pasożytnicza modułu I/O PAD składa się z różnych aspektów. Pojemność złącza można łatwo wyznaczyć na podstawie modelu diody Spice dostarczonego przez odlewnię. Metalowe połączenia lokalnego zacisku ESD dodają znaczną pojemność. Pasożytniczą pojemność metalu można wyznaczyć na podstawie wyprowadzenia przewodu PEX. Zmniejszenie szerokości połączeń metalowych zmniejsza pojemność, ale również obniża stabilność linii. Minimalną szerokość metalu oblicza się poprzez zastosowanie naprężeń ESD do różnych metali.

Jeśli klienci wymagają ochrony ESD przy użyciu bardzo niskiej pojemności (znacznie poniżej 100 fF), w ekstrakcji PEX zostanie uwzględniona metalowa część atrapy.

Dzięki iteracyjnemu procesowi (układ, ekstrakcja PEX), całkowita pojemność pasożytnicza obwodu zacisku ESD została zredukowana do wartości poniżej 15 fF. Poniższy diagram przedstawia poszczególne etapy tego procesu. Poniższy wykres (rysunek 13) przedstawia zależność wartości kondensatora od napięcia polaryzacji na płytce PAD.

Należy zmniejszyć pojemność pasożytniczą do ziemi, aby zapobiec przedostawaniu się sygnałów o wysokiej częstotliwości do ziemi.

Równanie 1: Reaktancja pojemnościowa Xc (w omach) jest odwrotnie proporcjonalna do częstotliwości sygnału (f) i pojemności (C)

Dla wysokich częstotliwości (>50 GHz) pojemność pasożytnicza objawia się rezystancją względem masy. Impedancja ta musi być wystarczająco wysoka. Kondensator 15 fF ma rezystancję około 200 omów przy częstotliwości 50 GHz.

W procesie iteracji, w celu zmniejszenia wpływu połączeń metalowych na pojemność pasożytniczą, zastosowano pewne zasady

-Usuń niepotrzebne połączenia via

- Zredukuj metal 1 tak bardzo, jak to możliwe i umieść go tylko na wierzchu łączącego obszaru dyfuzyjnego. 

- Zapobiec przedostaniu się pierwszej warstwy metalu przez obszar złącza.

-Połączenie pionowe (w górę)

Nawet jeśli pojemność pasożytnicza zostanie zmniejszona za pomocą powyższych metod, 42% pojemności pasożytniczej na zaawansowanych węzłach nadal jest związane z połączeniami metalowymi.

Rysunek 13: Pojemność pasożytnicza napięcia wejściowego/wyjściowego (tylko pojemność całkowita i pojemność złączowa).

Metodę zaciskania lokalnego z rysunku 12 porównano z 2 innymi koncepcjami, wykorzystując przejściowe symulacje Spice naprężeń ESD HBM

- Koncepcja 1: Proponowane lokalne mocowanie

- Koncepcja 2: Moduł I/O PAD dostarczony przez Foundry (Foundry sugeruje zastosowanie podwójnej diody i zacisku zasilania rdzeniowego)

- Koncepcja 3: Połączenie podwójnej diody i zacisku zabezpieczającego rdzeń Sofics 1 V

Z rysunku 14 wynika wyraźnie, że koncepcje 2 i 3 generują spadki napięcia znacznie wyższe niż napięcie zwarcia (4 V) [12] czułych obwodów opartych na cienkich tranzystorach tlenkowych [12].

Rysunek 14: Symulacja przejściowego napięcia Spice w warunkach obciążenia HBM. Porównano 3 koncepcje, aby zweryfikować, czy spadek napięcia na wrażliwych węzłach utrzymuje się poniżej maksymalnego poziomu 4 V podczas obciążenia ESD. Tylko zalecane lokalne mocowanie może utrzymać napięcie ESD poniżej 4 V. Porównania przeprowadzono przy użyciu obciążenia HBM 1 kV i skalowania urządzenia ESD do odporności 1 kV. Symulowano odskok lokalnego mocowania SCR przy użyciu połączonego modelu NPN/PNP.

4. Fotonika krzemowa 7 nm FinFET

Aby jeszcze bardziej zwiększyć przepustowość połączeń optycznych (powyżej 56 Gb/s), nasi klienci wybrali technologię TSMC 7 nm FinFET.

Proponowane rozwiązanie jest podobne do tego przedstawionego na rysunku 12. Stworzono dwie wersje zabezpieczenia ESD: jedną z pojemnością pasożytniczą 50 fF i drugą z małą pojemnością poniżej 15 fF. W artykule zostaną omówione te przypadki.

Wstępne testy procesu technologicznego FinFET 7 nm firmy TSMC wykazały, że lokalny obwód zabezpieczający ESD w tyrystorze SCR przynosi pożądany efekt (rysunek 15).

W technologii 7 nm napięcie zwarcia tranzystorów rdzeniowych (bramka-źródło i dren-źródło) wynosi około 3 V. Na szczęście w wielu zastosowaniach SerDes istnieje większy margines bezpieczeństwa dzięki szeregowemu połączeniu innych tranzystorów (rysunek 11). Zgodnie z zasadą działania układu, napięcie zwarcia w tych układach wynosi około 4-5 V.

Zaciski ESD 7 nm zostały zintegrowane w dwóch projektach interfejsów o dużej szybkości. W chwili pisania tego tekstu próbki tych produktów nie były jeszcze dostępne, więc dane CDM nie są jeszcze dostępne.

Rysunek 15: Analiza TLP koncepcji ESD-on-SCR w oparciu o technologię TSMC 7 nm. Ochrona wrażliwych tranzystorów rdzeniowych. To urządzenie referencyjne o wydajności HBM 2 kV zostało przeskalowane do wersji 15 fF i 50 fF w celu ochrony szybkich tranzystorów SerDes.

Podsumuj

Tradycyjne koncepcje ochrony ESD oparte na „podwójnej diodzie” dla analogowych modułów I/O PAD napotykały problemy w ochronie szybkich interfejsów SerDes w zaawansowanych węzłach CMOS i FinFET. Całkowity spadek napięcia na diodach, rezystorach magistrali i zaciskach zasilania może z łatwością przekroczyć napięcie zwarcia tranzystora rdzeniowego. Dodatkowo, „dioda w górze” dodaje czynnik ograniczający.

W pracy zaprezentowano kilka przypadków, w których koncepcję podwójnej diody zastąpiono lokalnym zaciskiem zabezpieczającym przed wyładowaniami elektrostatycznymi.

Moduł I/O PAD oparty na opatentowanym wyzwalaniu diodowym i układach ESD-on-SCR. Lokalne zabezpieczenie zmniejsza zależność od rezystancji magistrali, obniża napięcie zabezpieczenia i umożliwia indywidualną optymalizację każdego analogowego wejścia/wyjścia. Co więcej, te przypadki pokazują, że możliwe jest stworzenie zabezpieczenia ESD przy bardzo niskiej pojemności pasożytniczej i małej powierzchni krzemu.

Dane oparte na dedykowanych układach testowych ESD w zaawansowanych węzłach CMOS i FinFET. Analogowe wejścia/wyjścia w tej pracy są wykorzystywane przez ponad 20 firm do ochrony szybkich interfejsów SerDes w technologiach CMOS 28 nm, 16 nm/12 nm i 7 nm FinFET.

Zastrzeżenie: Niniejszy artykuł został przedrukowany z publikacji „IP and SOC Design”, która wspiera ochronę praw własności intelektualnej. Prosimy o podanie oryginalnego źródła i autora przedruku. W przypadku naruszenia prosimy o kontakt w celu usunięcia przedruku.