In der heutigen Welt steigt der Bedarf an Datenübertragung stetig. Die Menge an Daten, die Menschen täglich durch Videostreaming konsumieren, nimmt kontinuierlich zu. Mit der zunehmenden Verbreitung von Smartphones, Computeranwendungen, Rechenzentren und dem Austausch von Informationen über große Entfernungen wächst auch der Bedarf an Bandbreiten. Dieser Bedarf wiederum treibt die Halbleiterindustrie an, die Entwicklung drahtloser, drahtgebundener und optischer Schnittstellen zu beschleunigen. Vor einigen Jahren lag die Geschwindigkeitsgrenze noch bei etwa 10 Gbit/s. Heute erreichen Schaltungen Geschwindigkeiten von 56 Gbit/s oder sogar 112 Gbit/s.

Für derart schnelle Kommunikationsschnittstellen müssen Chipdesigner die parasitäre Kapazität der integrierten ESD-Schutzschaltungen minimieren. Da herkömmliche ESD-Verfahren Schwächen aufweisen, sind spezielle analoge I/O-Schaltungen erforderlich. Dieser Artikel stellt bewährte ESD-Lösungen für TSMC 28 nm CMOS-Prozesse sowie TSMC 16 nm, 12 nm und 7 nm FinFET-Prozesse vor. Die parasitäre Kapazität der ESD-Lösungen wird auf unter 100 fF reduziert, in einigen Anwendungen der Siliziumphotonik sogar auf unter 20 fF.

Abbildung 1 zeigt die traditionelle ESD-Methode zur Simulation eines I/O-PAD-Moduls. Sie besteht aus einer Diode, die Vss mit dem I/O-PAD verbindet, einer Diode, die das I/O-PAD-Modul mit Vdd verbindet, und einer Spannungs-/Schienenklemme zwischen Vdd und Vss [1-5].

IC-Designer schätzen diese Schaltung, weil die beiden Diodendesigns einfach zu implementieren sind, einen geringen Silizium-Footprint benötigen und eine relativ niedrige parasitäre Kapazität aufweisen.

Abbildung 1: Traditionelle ESD-Methoden, die bei vielen I/O-PAD-Modulen angewendet werden: eine Diode von Vss zu I/O und eine weitere Diode von I/O zu Vdd. Für die halbe Belastungskombination wird eine Leistungsklemme verwendet.

Bei empfindlichen Knotenpunkten fügen IC-Designer einen Isolationswiderstand zwischen I/O und Schaltung ein, um den ESD-Schutzbereich zu vergrößern. Kann die Funktionsschaltung den ESD-Strom nicht ableiten, wird nach dem Isolationswiderstand eine zusätzliche Klemme hinzugefügt (Abbildung 2).

Abbildung 2: IC-Designer fügen mitunter einen Widerstand zwischen dem I/O-PAD-Modul und der Schaltung ein und platzieren eine kleine Sekundärklemme vor der empfindlichen Schaltung. Dadurch wird der ESD-Schutzbereich vergrößert.

Dieser einfache Ansatz birgt mehrere Probleme, insbesondere bei Hochgeschwindigkeitsschnittstellen:

(1) Der Isolationswiderstand beeinträchtigt den Hochgeschwindigkeitsbetrieb erheblich und erhöht das Rauschen.

(2) ESD-Dioden können eine übermäßige parasitäre Kapazität zwischen dem Signal-PAD und der Stromleitung verursachen.

(3) Aufgrund von Rauschkopplung zwischen PAD und Vdd oder weil die Signalspannung höher als die Referenzspannung Vdd ist, oder aufgrund von Anpassungsproblemen können einige Schnittstellen die Spannungsanregung, die von der Diode des I/O-PAD-Moduls zu Vdd verursacht wird, nicht aushalten.

(4) Bei empfindlichen Knoten kann der gesamte Spannungsabfall auf dem erwarteten ESD-Strompfad höher sein als die Fehlerspannung des Funktionsschaltkreises [5].

Eine einfache Möglichkeit, die Kapazität zu reduzieren (Frage 2) und die Spannungstoleranz zu erhöhen (Frage 3), besteht darin, zwei oder mehr Dioden in Reihe zu schalten. Dies führt jedoch zu höheren Spannungsabfällen unter ESD-Belastung und verschärft somit Problem 4. Im Jahr 2017 wurde eine Alternative mit einem neuartigen bipolaren Konzept vorgeschlagen [6-7].

Dieser Artikel beschreibt ein Projekt, in dem der IC-Entwickler den herkömmlichen ESD-Schutz mit zwei Dioden durch ein lokales Schutzkonzept ersetzt hat (siehe Abbildung 3). Wenn der Betrieb nicht toleriert wird, dass die Diode von „IN“ auf Vdd wechselt, kann sie entfernt werden. Dies ist typisch für ausfallsichere, Hot-Plug-fähige, Open-Drain-Ausgänge, Kalt-Standby-Eingänge oder überspannungsfeste Schnittstellen [8].

Abbildung 3: Vereinfachtes Schaltbild mit lokalem ESD-Schutz durch Klemmen. Falls der Betrieb erforderlich ist, kann die Diode zwischen IN und Vdd entfernt werden. In manchen Fällen wird eine weitere Klemme zwischen Vdd und „IN“ hinzugefügt.

Die lokale Klemmmethode hat viele Vorteile:

(1) Verringerung der Abhängigkeit vom Buswiderstand

(2) Der Spannungsabfall unter ESD-Bedingungen wird ohne die Notwendigkeit von Isolationswiderständen stark reduziert, wodurch es sich sehr gut für empfindliche Knoten eignet.

(3) Bietet verschiedene Möglichkeiten zur Reduzierung der parasitären Kapazität (siehe Fallstudie unten).

(4) Jedes I/O-PAD kann separat optimiert werden. Beispielsweise benötigen manche PADs eine höhere ESD-Toleranz, da sie sonst der Entladung der Diode zwischen I/O und Vdd nicht standhalten können.

Die folgende Fallstudie fasst verschiedene lokale Klemmverfahren mit (ultra)niedriger parasitärer Kapazität zum Schutz von Hochgeschwindigkeits-SerDes-Schnittstellen im Bereich von 28 nm CMOS bis 7 nm FinFET zusammen. In der Fallstudie wurden verschiedene Arten von SCR-basierter lokaler Klemmung verwendet (Abb. 4). Diodengetriggerte SCRs und ESD-on-SCRs wurden bereits zum Schutz von drahtlosen LNA-Schnittstellen eingesetzt [9].

Abbildung 4: Zwei im Fallbeispiel verwendete ESD-Schutzklemmen. Sobald der IO-Pegel den Diodenabfall (Anode G2) über die Vdd-Spannung ansteigen lässt, wird der Sofics ESD-on-SCR ausgelöst. Sobald Anode G2 und die Triggerdiode in Durchlassrichtung vorgespannt sind, schaltet der Sofics DTSCR ein.

1.FPGA 28 nm, 28 Gbit/s SerDes

Für eine Reihe fortschrittlicher FPGA-Produkte im 28-nm-Prozess von TSMC benötigen Kunden kundenspezifische ESD-Schutzeinheiten. Die 28-Gbit/s-SerDes-Schnittstelle erfordert folgende Spezifikationen:

Die parasitäre Kapazität liegt deutlich unter 100 fF.

-ESD-Niveau: > 1 kV HBM; > 250 V CDM

Für den lokalen Schutz der Sende- und Empfangsschnittstellen wurde eine verkleinerte Version der Sofics-DTSCR-Klemme gewählt. Eine zusätzliche lokale CDM-Klemme ist hinter dem Isolationswiderstand angebracht, um das dünne Gate-Oxid im Empfangsfall zu schützen (Abbildung 5). Die parasitäre Kapazität von DTSCR, Sperrdiode und Metallverbindungen liegt unter 80 fF.

Abbildung 5: Schematische Darstellung der 28-Gbit/s-SerDes-Rx-Stufe (Eingang) mit den lokalen DTSCR-Begrenzungs- und sekundären Schutzstufen für einen verbesserten CDM-Schutz.

Um die Spezifikation für die Rückflussdämpfung gemäß S11 zu erfüllen, wird eine Induktivität in Reihe mit dem DTSCR geschaltet (Abbildung 6). Alle Spezifikationen, einschließlich CDM, werden eingehalten. Das FPGA-Bauteil erreicht über 300 V bei einem Spitzenstrom von 4.5 A. Alle Analyseergebnisse wurden auf der IEW 2011 [10] präsentiert.

Abbildung 6: Um die S11-Spezifikation zu erfüllen, wird eine Induktivität in Reihe mit dem DTSCR geschaltet. Die Spule reduziert den S11-Peak bei 10 GHz und 20 GHz.

2. Universeller SerDes 16 nm, 28 Gbit/s

Hochgeschwindigkeits-Kommunikationschips (für Rechenzentren) mit 28 Gbit/s SerDes im 16-nm-Prozess erfordern kundenspezifische ESD-Schutzlösungen.

Lokale ESD-Klemmen müssen folgende Anforderungen erfüllen:

- Schutz empfindlicher 0.8-V-Dünnoxid-Kerntransistoren mit Fehlerspannungen unter ESD-Belastung unterhalb von 3.3 V

-Geringe Leckstromstärke (ESD-Klemme), weniger als 10 nA bei hoher Temperatur (125 °C)

-Der geringe Platzbedarf auf dem Siliziumchip ermöglicht mehrere Kanäle auf demselben Kommunikationschip.

-Kein Widerstand

-> 2kV HBM

Die maximale ESD-Sperrschichtkapazität beträgt 100 fF.

Abbildung 7: Schematische Darstellung des Schutzkonzepts für Differenzialpaare von Tx-Schnittstellen. Eine lokale Klemme und eine parallele Sperrdiode sind beiden Pfaden des Differenzialpaares hinzugefügt.

Nach eingehender Analyse von Chips, die auf der 16-nm-FinFET-Technologie von TSMC basieren, wurde das ESD-on-SCR-Konzept als lokale Klemmvorrichtung ausgewählt. Die TLP-Daten sind in Abbildung 8 dargestellt.

Dünnschichtbauelemente mit Strömen über 2 Ampere in einer Fläche von weniger als 1.000 µm² müssen geschützt werden. Der Leckstrom bei hohen Temperaturen beträgt ungefähr 1 nA.

Abbildung 8: TLP-Messung eines ESD-Bauelements an einem als lokale Klemmvorrichtung verwendeten SCR. Das Bauelement erreicht einen Strom von über 2 A, bevor die Fehlerspannung von Dünnoxidtransistoren erreicht wird.

Abbildung 9: Kapazitive Simulation der ESD an einem SCR (Spice). Die Kapazität bleibt über den gesamten Spannungsbereich des PAD unter dem Zielwert von 100 fF.

Um sicherzustellen, dass die ESD-Schutzklemme den Betrieb von Hochgeschwindigkeits-SerDes nicht beeinträchtigt, wird die parasitäre Sperrschichtkapazität an der PAD-Spannung simuliert, wie in Abbildung 9 dargestellt. Ein auf einem Diodenübergang basierendes Ersatzmodell wird verwendet, um die kapazitive Last der elektrostatischen Schutzeinheit zu simulieren.

3. Siliziumphotonik 28 nm, 28 Gbit/s

Mehrere Unternehmen, die an neuen optischen Transceivern arbeiten, haben uns um Unterstützung gebeten. Für reguläre Low-Speed-I/O (1.8 V) ist die vom Foundry bereitgestellte Analog/Digital-I/O-Bibliothek ausreichend. Die ESD-Anforderung für diese PADs beträgt 2 kV HBM.

Andererseits führt die Verwendung analoger I/O-Schnittstellen in Foundry-Bibliotheken zu einer übermäßigen parasitären Kapazität an Hochgeschwindigkeitsschnittstellen. Entwickler fordern daher, dass die gesamte ESD-Kapazität auf unter 15 fF reduziert wird.

Der 28-nm-CMOS-SoC ist zusammen mit Siliziumphotonik in einem gemeinsamen/hybriden integrierten Gehäuse untergebracht (Abbildung 10). Da diese Flip-Chip-Montage in einer ESD-geschützten Umgebung erfolgt, kann das ESD-Schutzniveau auf 200 V HBM reduziert werden, ohne die Ausbeute zu beeinträchtigen.

Abbildung 10: (Beispiel) Gehäuse von elektronischen ICs (Treibern) auf Siliziumphotonik-Bauelementen mittels Flip-Chip-Bonding-Verfahren (?IOP 2016 [11]).

Abbildung 11: Vereinfachte Sende-/Ausgangsschaltung, die in der Siliziumphotonik-SerDes-Schnittstelle verwendet wird.

Die 28-Gbit/s-Schnittstelle nutzt das Differenzialpaar-Konzept (siehe Abbildung 11). Um die erforderlichen Schaltgeschwindigkeiten zu gewährleisten, wird eine 1-V-Funktionsschaltung mit 0.9-V-Kerntransistoren realisiert. Diese Transistoren reduzieren jedoch den verfügbaren ESD-Schutzbereich für die Rx- und Tx-Signale auf 4 V.

Zu den weiteren Anforderungen an den ESD-Schutz gehören ein geringer Leckstrom und eine kleine Siliziumfläche.

Das ESD-Schutzdesign umfasst ein vollständiges lokales Schutzklemmkonzept (siehe Abbildung 12). Eine 1-V-Versorgungsklemme ist integriert, um sicherzustellen, dass alle Belastungen lokal an der Schnittstelle abgefangen und die Auswirkungen des Buswiderstands eliminiert werden. Die gesamte Klemmstruktur ist vom Substrat isoliert, um Störungen durch das Substrat zu reduzieren, die von weiter entfernten digitalen Schaltungen auf dem Chip stammen könnten.

Abbildung 12: Schematische Darstellung eines vollständigen lokalen Schutzsystems für die Rx- und Tx-Knoten einer SerDes-Schaltung (links). ESD-Bauelemente basieren auf Thyristoren (SCR). Eine Thyristor-basierte 1-V-Leistungsklemme ist in dasselbe Layout integriert (rechts). Die Gesamtfläche des ESD-Schutzsystems beträgt 683.75 µm².

Die gesamte parasitäre Kapazität des I/O-PAD-Moduls setzt sich aus verschiedenen Komponenten zusammen. Die Sperrschichtkapazität lässt sich leicht aus dem vom Hersteller bereitgestellten SPICE-Modell der Diode ableiten. Die Metallverbindungen der lokalen ESD-Schutzvorrichtung tragen signifikant zur Kapazität bei. Parasitäre Metallkapazitäten können mittels PEX-Extraktion ermittelt werden. Eine Verringerung der Breite der Metallverbindungen reduziert zwar die Kapazität, verringert aber gleichzeitig die Stabilität der Leitung. Die minimale Breite der Metallverbindungen wird durch ESD-Belastung verschiedener Metalle ermittelt.

Wenn Kunden einen ESD-Schutz mit extrem niedriger Kapazität (weit unter 100 fF) benötigen, wird der Metall-Dummy-Abschnitt in die PEX-Extraktion integriert.

Durch einen iterativen Prozess (Layout, PEX-Extraktion) wurde die gesamte parasitäre Kapazität der ESD-Schutzschaltung auf unter 15 fF reduziert. Das folgende Diagramm veranschaulicht die einzelnen Schritte dieses Prozesses. Die Grafik unten (Abbildung 13) zeigt den Kapazitätswert in Abhängigkeit von der Vorspannung am PAD.

Die parasitäre Kapazität gegen Masse muss reduziert werden, um zu verhindern, dass hochfrequente Signale gegen Masse abgeleitet werden.

Gleichung 1: Der kapazitive Blindwiderstand Xc (in Ohm) ist umgekehrt proportional zur Signalfrequenz (f) und zur Kapazität (C).

Bei hohen Frequenzen (>50 GHz) äußert sich die parasitäre Kapazität als Widerstand gegen Masse. Diese Impedanz muss ausreichend hoch sein. Ein 15-fF-Kondensator hat bei 50 GHz einen Widerstand von etwa 200 Ohm.

Um während des Iterationsprozesses den Einfluss von Metallverbindungen auf die parasitäre Kapazität zu reduzieren, wurden einige Regeln angewendet.

-Unnötige Via-Verbindungen entfernen

- Reduzieren Sie Metall 1 so weit wie möglich und platzieren Sie es nur auf der Verbindungsdiffusionsfläche. 

- Verhindern, dass die Metallschicht 1 durch den Verbindungsbereich hindurchtritt.

-Vertikale (nach oben gerichtete) Verbindung

Selbst wenn die parasitäre Kapazität durch die oben genannten Methoden reduziert wird, sind immer noch 42 % der parasitären Kapazität an fortgeschrittenen Knoten auf Metallverbindungen zurückzuführen.

Abbildung 13: Parasitäre Kapazität bei I/O-Spannung (nur Gesamt- und Sperrschichtkapazität).

Die in Abbildung 12 dargestellte lokale Klemmmethode wurde mit zwei anderen Konzepten anhand transienter Spice-Simulationen von HBM-ESD-Spannungen verglichen.

- Konzept 1: Vorgeschlagene lokale Klemmung

- Konzept 2: I/O-PAD-Modul von Foundry (Doppeldiode und Kernleistungsklemme von Foundry vorgeschlagen)

- Konzept 3: Kombination aus Doppeldiode und Sofics 1V-Kernschutzklemme

Aus Abbildung 14 ist ersichtlich, dass die Konzepte 2 und 3 Spannungsabfälle erzeugen, die deutlich höher sind als die Fehlerspannung (4 V) [12] empfindlicher Schaltungen auf Basis von Dünnoxidtransistoren [12].

Abbildung 14: Transiente Spice-Simulation unter HBM-Belastung. Drei Konzepte wurden verglichen, um zu überprüfen, ob der Spannungsabfall an empfindlichen Knoten während der ESD-Belastung maximal 4 V beträgt. Nur die empfohlene lokale Klemmung kann die ESD-Belastung unter 4 V halten. Die Vergleiche wurden mit 1 kV HBM-Belastung und ESD-Bauelementskalierung auf 1 kV Robustheit durchgeführt. Simulieren Sie das Snapback der lokalen SCR-Klemmung mithilfe eines kombinierten NPN/PNP-Modells.

4. Siliziumphotonik 7nm FinFET

Um die Bandbreite optischer Verbindungen weiter zu erhöhen (über 56 Gbit/s hinaus), haben unsere Kunden die TSMC 7nm FinFET-Technologie übernommen.

Die vorgeschlagene Lösung ähnelt Abbildung 12. Es wurden zwei Varianten des ESD-Schutzes entwickelt: eine mit einer parasitären Kapazität von 50 fF und eine weitere mit einer geringen Kapazität unter 15 fF. Diese Fallstudien werden in der vorliegenden Arbeit vorgestellt.

Erste Tests des 7nm FinFET-Prozesses von TSMC zeigen, dass die lokale ESD-Klemmschaltung auf dem SCR die gewünschte Wirkung erzielt (Abbildung 15).

In der 7-nm-Technologie beträgt die Ausfallspannung der Kerntransistoren (Gate-Source und Drain-Source) etwa 3 V. Glücklicherweise ist in vielen SerDes-Anwendungen durch die Reihenschaltung weiterer Transistoren (Abbildung 11) ein größerer Spannungsspielraum vorhanden. Gemäß dem Schaltungsprinzip liegt die Fehlerspannung dieser Schaltungen bei etwa 4–5 V.

In zwei Designs für Hochgeschwindigkeitsschnittstellen wurden 7-nm-ESD-Schutzvorrichtungen integriert. Zum Zeitpunkt der Veröffentlichung dieses Artikels sind noch keine Muster dieser Produkte verfügbar, daher liegen noch keine CDM-Daten vor.

Abbildung 15: TLP-Analyse des ESD-on-SCR-Konzepts basierend auf der TSMC 7-nm-Technologie. Schutz empfindlicher Kerntransistoren. Dieses Referenzbauelement für die 2-kV-HBM-Performance wurde auf 15-fF- und 50-fF-Versionen skaliert, um Hochgeschwindigkeits-SerDes zu schützen.

Zusammenfassen

Herkömmliche ESD-Schutzkonzepte mit zwei Dioden für analoge I/O-PAD-Module stoßen beim Schutz von Hochgeschwindigkeits-SerDes-Schnittstellen in modernen CMOS- und FinFET-Technologieknoten auf Probleme. Der gesamte Spannungsabfall an Dioden, Buswiderständen und Leistungsklemmen kann die Fehlerspannung des Kerntransistors leicht überschreiten. Zusätzlich stellt die Diodenschaltung einen begrenzenden Faktor dar.

In dieser Arbeit werden mehrere Fallstudien vorgestellt, in denen das Doppeldiodenkonzept durch eine lokale ESD-Schutzklemme ersetzt wird.

Das I/O-PAD-Modul basiert auf proprietärer Diodentriggerung und ESD-Schutz durch Thyristoren. Lokale Klemmung reduziert die Abhängigkeit vom Buswiderstand, senkt die Klemmspannung und ermöglicht die individuelle Optimierung jedes analogen I/O. Darüber hinaus zeigen diese Beispiele, dass sich ESD-Schutz mit sehr geringer parasitärer Kapazität und kleiner Siliziumfläche realisieren lässt.

Die Daten basieren auf dedizierten ESD-Testchips für moderne CMOS- und FinFET-Technologien. Die in dieser Arbeit vorgestellten analogen I/O-Schnittstellen werden von über 20 Unternehmen zum Schutz von Hochgeschwindigkeits-SerDes-Schnittstellen in 28-nm-CMOS-, 16-nm-/12-nm- und 7-nm-FinFET-Technologien eingesetzt.

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