오늘날 데이터 전송 수요는 날로 증가하고 있습니다. 사람들이 매일 동영상을 시청하며 소비하는 데이터 양은 계속해서 늘어나고 있습니다. 스마트폰, 컴퓨터 애플리케이션, 데이터 센터, 그리고 장거리 정보 교환의 보편화로 다양한 대역폭에 대한 수요가 끊임없이 증가하고 있습니다. 이러한 수요는 반도체 산업이 무선, 유선, 광 인터페이스의 발전을 가속화하도록 촉진해 왔습니다. 몇 년 전만 해도 속도 한계는 10Gbps 정도였지만, 최근에는 56Gbps 또는 심지어 112Gbps로 작동하는 회로가 등장하고 있습니다.

고속 통신 인터페이스를 구현하기 위해서는 칩 설계자가 인터페이스에 연결된 온칩 ESD 보호 클램프의 기생 정전 용량을 제한해야 합니다. 기존 ESD 보호 방식에는 한계가 있기 때문에 특수한 아날로그 I/O 회로가 필요합니다. 본 논문에서는 TSMC 28nm CMOS 공정 및 TSMC 16nm, 12nm, 7nm FinFET 공정에 적용 가능한 실리콘 기반 ESD 솔루션을 제시합니다. 이 솔루션을 통해 기생 정전 용량을 100fF 미만으로 줄일 수 있으며, 일부 실리콘 포토닉스 응용 분야에서는 20fF 미만까지 줄일 수 있습니다.

그림 1은 I/O PAD 모듈을 시뮬레이션하는 전통적인 ESD 방법을 보여줍니다. 이 방법은 Vss를 I/O PAD에 연결하는 다이오드와 I/O PAD 모듈을 Vdd에 연결하는 다이오드, 그리고 Vdd와 Vss 사이에 전원/레일 클램프로 구성됩니다[1-5].

IC 설계자들은 이 두 다이오드 설계가 구현하기 쉽고 실리콘 면적이 작으며 기생 정전 용량이 상당히 낮기 때문에 선호합니다.

그림 1: 많은 I/O PAD 모듈에 적용되는 기존 ESD 방식: Vss에서 I/O로 연결되는 다이오드 하나와 I/O에서 Vdd로 연결되는 다이오드 하나. 1/2 스트레스 조합에는 하나의 전력 클램프가 사용됩니다.

민감한 노드의 경우, IC 설계자는 ESD 설계 범위를 넓히기 위해 I/O와 회로 사이에 절연 저항을 추가합니다. 기능 회로가 정전기 방전(ESD) 전류를 처리할 수 없는 경우, 절연 저항 뒤에 2차 클램프를 추가합니다(그림 2).

그림 2: 때때로 IC 설계자는 I/O PAD 모듈과 회로 사이에 저항을 추가하고 민감한 회로 앞에 작은 보조 클램프를 배치합니다. 이렇게 하면 ESD 설계 범위가 넓어집니다.

이러한 단순한 접근 방식에는 특히 고속 인터페이스의 경우 몇 가지 문제가 있습니다.

(1) 절연 저항은 고속 작동에 심각한 영향을 미치고 소음을 증가시킵니다.

(2) ESD 다이오드는 신호 PAD와 전원 라인 사이에 과도한 기생 용량을 유발할 수 있습니다.

(3) PAD와 Vdd 사이의 노이즈 커플링 또는 신호 전압이 기준 Vdd 전압보다 높거나 매칭 문제로 인해 일부 인터페이스는 I/O PAD 모듈에서 Vdd로 가는 다이오드로 인한 전압 자극을 견딜 수 없습니다.

(4) 민감한 노드의 경우 예상 ESD 전류 경로의 총 전압 강하는 기능 회로의 고장 전압보다 높을 수 있습니다[5].

정전용량을 줄이고(질문 2) 전압 내성을 높이는(질문 3) 쉬운 방법은 2개 이상의 다이오드를 직렬로 사용하는 것입니다. 그러나 이로 인해 ESD 스트레스 하에서 전압 강하가 커져 문제 4가 악화됩니다. 2017년에는 새로운 바이폴라 개념을 사용한 대안이 제안되었습니다[6-7].

이 기사에서는 IC 설계자가 기존의 이중 다이오드 ESD 방식을 그림 3과 같이 로컬 보호 클램핑 개념으로 대체한 프로젝트에 대해 논의합니다. 기능 작동이 "IN"에서 Vdd로의 다이오드 전환을 허용할 수 없는 경우 다이오드를 제거할 수 있습니다. 이는 페일세이프, 핫플러그, 오픈드레인 출력, 콜드스탠바이 입력 또는 과전압 저항 인터페이스에 일반적입니다[8].

그림 3: 로컬 클램프 ESD 보호 기능을 사용한 간략화된 회로도. 기능 작동이 필요한 경우, IN과 Vdd 사이의 다이오드를 제거할 수 있습니다. 경우에 따라 Vdd와 IN 사이에 클램프를 추가할 수도 있습니다.

국부 클램핑 방식에는 여러 가지 장점이 있습니다.

(1) 버스 저항에 대한 의존도를 줄입니다.

(2) ESD 조건에서의 전압 강하는 절연 저항이 필요 없이 크게 감소되어 민감한 노드에 매우 적합합니다.

(3) 기생 용량을 줄이기 위한 다양한 옵션을 제공합니다(아래 사례 연구 참조).

(4) 각 I/O PAD는 개별적으로 최적화할 수 있습니다. 예를 들어, 일부 PAD는 더 높은 ESD 허용 오차가 필요할 수 있습니다. 그렇지 않으면 I/O와 Vdd 사이의 다이오드 방전을 견딜 수 없습니다.

다음 사례 연구에서는 28nm CMOS부터 7nm FinFET까지의 고속 SerDes 인터페이스를 보호하기 위해 (초)저 기생 커패시턴스를 갖는 여러 로컬 클램핑 방법을 요약합니다. 이 사례 연구에서는 다양한 유형의 SCR 기반 로컬 클램핑이 사용되었습니다(그림 4). 다이오드 트리거 SCR 및 ESD-on-SCR은 이전에 무선 LNA 인터페이스를 보호하는 데 사용되었습니다[9].

그림 4: 사례 연구에 사용된 두 개의 ESD 보호 클립. IO 레벨이 다이오드 전압 강하(애노드-G2)를 Vdd 전압 이상으로 높이면 Sofics ESD-on-SCR이 작동됩니다. 애노드-G2와 트리거 다이오드가 순방향 바이어스되면 Sofics DTSCR이 켜집니다.

1.FPGA 28nm, 28Gbps SerDes

TSMC의 28nm 공정으로 제조되는 일련의 고급 FPGA 제품에는 고객 맞춤형 ESD 보호 장치가 필요합니다. 28Gbps SerDes 인터페이스에는 다음과 같은 사양이 요구됩니다.

-기생 정전 용량은 100fF보다 훨씬 낮습니다.

-ESD 레벨: > 1kV HBM; > 250V CDM

송수신 인터페이스의 국부적 보호를 위해 Sofics DTSCR 클램프의 축소 버전을 선택했습니다. 수신 측에서는 절연 저항 뒤에 2차 국부 CDM 클램프를 추가하여 얇은 게이트 산화막을 보호합니다(그림 5). DTSCR, 역방향 다이오드 및 금속 연결부의 기생 정전 용량은 80fF 미만으로 유지됩니다.

그림 5: 28Gbps SerDes Rx(입력) 단계의 개략도. 향상된 CDM 보호를 위한 DTSCR 로컬 클램핑 및 2차 보호 단계를 보여줍니다.

S11-반사손실 사양을 충족하기 위해 DTSCR과 직렬로 인덕터를 배치합니다(그림 6). CDM을 포함한 모든 사양을 준수합니다. FPGA 장치는 4.5A의 피크 전류로 300V 이상에 도달합니다. 모든 분석 결과는 IEW 2011 행사에서 발표되었습니다[10].

그림 6: S11 규격을 충족하기 위해 DTSCR에 인덕터를 직렬로 연결했습니다. 이 코일은 10GHz 및 20GHz에서 S11 피크를 감소시킵니다.

2. 범용 SerDes 16nm, 28Gbps

16nm 공정의 28Gbps SerDes를 탑재한 고속(데이터 센터) 통신 칩에는 맞춤형 ESD 보호 솔루션이 필요합니다.

로컬 ESD 클램프는 다음 요구 사항을 충족해야 합니다.

- ESD 스트레스 하에서 고장 전압이 3.3V 미만인 민감한 박막 산화막 0.8V 코어 트랜지스터 보호

-낮은 누설 전류(ESD 클램프), 고온(125°C)에서 10nA 미만

-작은 실리콘 크기 덕분에 하나의 통신 칩에 여러 채널을 구현할 수 있습니다.

-저항 없음

-> 2kV HBM

-최대 ESD 접합 정전 용량은 100fF입니다.

그림 7: 송신 인터페이스 차동 쌍의 보호 개념 개략도. 차동 쌍의 두 경로 모두에 로컬 클램프와 병렬 역방향 다이오드가 추가되어 있다.

TSMC의 16nm FinFET 기술 기반 칩에 대한 광범위한 분석을 바탕으로, ESD-on-SCR 개념이 국부 클램핑 장치로 선택되었습니다. TLP 데이터는 그림 8에 나와 있습니다.

1.000um² 미만의 면적에서 2A 이상의 전류가 흐르는 박막 산화막 소자를 보호하십시오. 고온에서의 누설 전류는 약 1nA입니다.

그림 8: 국부 클램핑 장치로 사용된 SCR에 대한 ESD 장치의 TLP 측정 결과. 이 장치는 박막 산화막 트랜지스터의 고장 전압에 도달하기 전에 2A 이상의 전류를 흘려보낸다.

그림 9: SCR에 대한 ESD의 정전 용량 시뮬레이션(Spice). 정전 용량은 PAD의 전압 범위 전체에 걸쳐 목표 수준인 100fF 미만으로 유지됩니다.

ESD 보호 클램프가 고속 SerDes의 작동에 영향을 미치지 않도록 하기 위해 그림 9와 같이 PAD 전압에 대한 기생 접합 커패시턴스를 시뮬레이션했습니다. 정전기 보호 장치의 용량성 부하를 시뮬레이션하기 위해 다이오드 접합 기반의 등가 모델을 사용했습니다.

3. 실리콘 포토닉스 28nm, 28Gbps

새로운 광 트랜시버를 개발 중인 여러 회사에서 지원을 요청해 왔습니다. 일반적인 저속 I/O(1.8V)의 경우 파운드리에서 제공하는 아날로그/디지털 I/O 라이브러리로 충분합니다. 이러한 PAD의 ESD 요구 사항은 2kV HBM입니다.

반면, 파운드리 라이브러리의 아날로그 I/O는 고속 인터페이스에 과도한 기생 정전 용량을 발생시킵니다. 설계자는 총 ESD 정전 용량을 15fF 미만으로 줄여야 합니다.

28nm CMOS SoC는 실리콘 포토닉스와 함께 공유/하이브리드 통합 패키지에 패키징됩니다(그림 10). 이 플립칩 조립은 ESD 제어 환경에서 수행되므로 수율에 영향을 주지 않고 ESD 보호 수준을 200V HBM으로 낮출 수 있습니다.

그림 10: (예) 플립칩 본딩 공정을 사용하여 실리콘 포토닉스 장치에 전자 IC(드라이버)를 패키징함(IOP 2016 [11]).

그림 11: 실리콘 포토닉스 SerDes 인터페이스에 사용되는 간소화된 송신/출력 회로.

28Gbps 인터페이스는 그림 11에서와 같이 차동 쌍 개념을 사용합니다. 스위칭 속도를 확보하기 위해 0.9V 코어 트랜지스터를 사용하여 1V 기능 회로를 구성합니다. 그러나 이러한 트랜지스터로 인해 Rx 및 Tx 신호에 사용 가능한 ESD 설계 범위가 4V로 줄어듭니다.

ESD 보호를 위한 기타 요구 사항으로는 낮은 누설 전류 작동 및 작은 실리콘 면적이 있습니다.

ESD 보호 설계에는 그림 12에 나타낸 바와 같이 완전한 국부 보호 클램핑 개념이 포함됩니다. 1V 전원 클램프가 통합되어 모든 스트레스 조건이 인터페이스에서 국부적으로 처리되고 버스 저항의 영향이 제거됩니다. 전체 클램핑 구조는 기판으로부터 절연되어 칩의 더 먼 곳에 위치한 디지털 회로에서 발생할 수 있는 기판 노이즈를 줄입니다.

그림 12: SerDes 회로의 Rx 및 Tx 노드에 대한 완전한 로컬 보호 방식의 개략도(왼쪽). SCR 기반 ESD 소자. 동일한 레이아웃에 SCR 기반 1V 전력 클램프가 통합되어 있다(오른쪽). ESD 소자의 총 면적은 683.75μm²이다.

I/O PAD 모듈의 총 기생 정전 용량은 여러 요소로 구성됩니다. 접합 정전 용량은 파운드리에서 제공하는 다이오드의 Spice 모델에서 쉽게 구할 수 있습니다. 로컬 ESD 클램프의 금속 연결부는 상당한 정전 용량을 추가합니다. 기생 금속 정전 용량은 PEX 추출을 통해 구할 수 있습니다. 금속 연결부의 폭을 줄이면 정전 용량은 감소하지만 회선의 안정성도 저하됩니다. 최소 금속 폭은 서로 다른 금속에 ESD 스트레스를 가하여 구할 수 있습니다.

고객이 초저용량(100fF 미만)을 사용하는 ESD 보호가 필요한 경우, PEX 추출관에 금속 더미 섹션이 포함됩니다.

반복적인 과정(레이아웃, PEX 추출)을 통해 ESD 클램프 회로의 총 기생 커패시턴스를 15fF 미만으로 줄였습니다. 아래 다이어그램은 이 과정의 여러 단계를 보여줍니다. 아래 그래프(그림 13)는 PAD의 바이어스 전압에 따른 커패시턴스 값을 나타냅니다.

고주파 신호가 접지로 단락되는 것을 방지하려면 접지에 대한 기생 정전 용량을 줄여야 합니다.

식 1: 용량성 리액턴스 Xc(옴)는 신호 주파수(f)와 정전 용량(C)에 반비례합니다.

50GHz 이상의 고주파수에서는 기생 커패시턴스가 접지 저항으로 나타납니다. 이 임피던스는 충분히 높아야 합니다. 15fF 커패시터는 50GHz에서 약 200옴의 저항을 가집니다.

반복 과정에서 금속 연결이 기생 정전 용량에 미치는 영향을 줄이기 위해 몇 가지 규칙이 사용되었습니다.

-불필요한 연결을 제거하세요

- 금속 1의 양을 최대한 줄이고 연결 확산 영역 위에만 배치하십시오. 

- 금속층 1이 접합부를 통과하지 못하도록 방지합니다.

-수직(위쪽) 연결

위의 방법들을 통해 기생 정전 용량을 줄이더라도, 고급 노드의 기생 정전 용량 중 42%는 여전히 금속 연결과 관련이 있습니다.

그림 13: I/O 전압에 대한 기생 커패시턴스(총 커패시턴스 및 접합 커패시턴스만 해당).

그림 12의 국부 클램핑 방법을 HBM ESD 응력에 대한 과도 Spice 시뮬레이션을 사용하여 다른 두 가지 개념과 비교했습니다.

- 개념 1: 제안된 국부 클램핑

- 컨셉 2: 파운드리에서 제공하는 I/O PAD 모듈 (파운드리에서 제안한 듀얼 다이오드 및 코어 파워 클램프)

- 컨셉 3: 이중 다이오드 및 Sofics 1V 코어 보호 클램프 조합

그림 14에서 개념 2와 3은 박막 산화물 트랜지스터[12]를 기반으로 하는 민감한 회로의 고장 전압(4V)[12]보다 훨씬 높은 전압 강하를 발생시키는 것이 분명합니다.

그림 14: HBM 스트레스 하에서의 과도 Spice 시뮬레이션. 3가지 개념을 비교하여 ESD 스트레스 동안 민감한 노드의 전압 강하가 최대 4V 미만으로 유지되는지 확인했습니다. 권장되는 로컬 클램핑만이 ESD 스트레스를 4V 미만으로 유지할 수 있습니다. 1kV HBM 스트레스와 1kV 내성을 갖도록 확장된 ESD 소자를 사용하여 비교를 수행했습니다. NPN/PNP 결합 모델을 사용하여 SCR 로컬 클램핑의 스냅백을 시뮬레이션했습니다.

4. 실리콘 포토닉스 7nm FinFET

광 인터커넥트의 대역폭을 56Gbps 이상으로 더욱 높이기 위해 고객사들은 TSMC의 7nm FinFET 기술을 도입했습니다.

제안된 해결책은 그림 12와 유사합니다. ESD 보호 회로는 두 가지 버전으로 제작되었는데, 하나는 기생 정전 용량이 50fF인 버전이고 다른 하나는 15fF 미만의 작은 정전 용량을 갖는 버전입니다. 본 논문에서는 이러한 사례 연구를 포함할 것입니다.

TSMC의 7nm FinFET 공정에 대한 예비 테스트 결과, SCR의 ESD 로컬 클램핑 회로가 원하는 효과를 나타내는 것으로 확인되었습니다(그림 15).

7nm 기술에서 핵심 트랜지스터(게이트-소스 및 드레인-소스)의 고장 전압은 약 3V입니다. 다행히 많은 SerDes 애플리케이션에서는 다른 트랜지스터가 직렬로 연결되어 있어 여유 전압이 더 큽니다(그림 11). 회로 원리에 따르면 이러한 회로의 고장 전압은 약 4~5V입니다.

7nm ESD 클램프가 고속 인터페이스용 설계 2개에 ​​통합되었습니다. 이 글을 작성하는 시점에는 해당 제품의 샘플이 아직 준비되지 않아 CDM 데이터는 아직 제공되지 않습니다.

그림 15: TSMC 7nm 기술 기반 ESD-on-SCR 개념의 TLP 분석. 민감한 코어 트랜지스터를 보호합니다. 2kV HBM 성능을 위한 이 레퍼런스 소자는 고속 SerDes를 보호하기 위해 15fF 및 50fF 버전으로 축소되었습니다.

요약

기존의 아날로그 I/O PAD 모듈용 "듀얼 다이오드" ESD 보호 방식은 최첨단 CMOS 및 FinFET 노드에서 고속 SerDes 인터페이스를 보호하는 데 문제가 있었습니다. 다이오드, 버스 저항 및 전력 클램프에 걸리는 총 전압 강하가 핵심 트랜지스터의 고장 전압을 쉽게 초과할 수 있습니다. 또한, "다이오드 업" 현상도 추가적인 제한 요소로 작용합니다.

본 연구에서는 이중 다이오드 개념을 국부적인 ESD 보호 클램프로 대체한 몇 가지 사례 연구를 제시합니다.

독자적인 다이오드 트리거링 및 ESD-on-SCR 소자를 기반으로 하는 I/O PAD 모듈입니다. 로컬 클램핑은 버스 저항 의존성을 줄이고 클램핑 전압을 낮추며 각 아날로그 I/O를 개별적으로 최적화할 수 있도록 합니다. 또한, 이 사례는 매우 낮은 기생 정전 용량과 작은 실리콘 면적으로도 ESD 보호 기능을 구현할 수 있음을 보여줍니다.

이 데이터는 첨단 CMOS 및 FinFET 노드의 전용 ESD 테스트 칩을 기반으로 합니다. 본 연구에 사용된 아날로그 I/O는 20개 이상의 기업에서 28nm CMOS, 16nm/12nm 및 7nm FinFET 기술의 고속 SerDes 인터페이스를 보호하는 데 사용됩니다.

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