در دنیای امروز، تقاضا برای انتقال داده روز به روز در حال افزایش است. میزان داده‌ای که مردم روزانه با تماشای ویدیو مصرف می‌کنند، همچنان در حال افزایش است. با محبوبیت گوشی‌های هوشمند، برنامه‌های کامپیوتری، مراکز داده و تبادل اطلاعات از راه دور، تقاضا برای پهنای باندهای مختلف همچنان رو به افزایش است. این تقاضا به نوبه خود صنعت نیمه‌هادی را به سمت توسعه بیشتر و تلاش برای توسعه سریع‌تر رابط‌های بی‌سیم، سیمی و نوری سوق داده است. چند سال پیش، محدودیت سرعت حدود 10 گیگابیت بر ثانیه بود. اخیراً، مدارها با سرعت 56 گیگابیت بر ثانیه یا حتی 112 گیگابیت بر ثانیه کار می‌کنند.

برای چنین رابط‌های ارتباطی پرسرعتی، طراحان تراشه باید ظرفیت خازنی انگلی گیره‌های محافظ ESD روی تراشه متصل به رابط را محدود کنند. از آنجایی که روش‌های سنتی ESD دارای کاستی‌هایی هستند، مدارهای ورودی/خروجی آنالوگ ویژه مورد نیاز است. این مقاله راه‌حل‌های ESD اثبات‌شده با سیلیکون را برای TSMC 28nm در فرآیندهای CMOS و TSMC 16nm، 12nm و 7nm در فرآیندهای FinFET نشان می‌دهد. ظرفیت خازنی انگلی راه‌حل‌های ESD به کمتر از 100fF کاهش می‌یابد و برای برخی از کاربردهای فوتونیک سیلیکونی، حتی به کمتر از 20fF نیز کاهش می‌یابد.

شکل 1 روش سنتی ESD برای شبیه‌سازی یک ماژول I/O PAD را نشان می‌دهد. این روش شامل یک دیود متصل کننده Vss به I/O PAD و یک دیود متصل کننده ماژول I/O PAD به Vdd و یک گیره پاور/ریل بین Vdd و Vss است [1-5].

طراحان آی‌سی آن را دوست دارند زیرا پیاده‌سازی این دو طرح دیود آسان است و ردپای سیلیکونی کوچکی دارند و ظرفیت خازنی پارازیتی آنها نسبتاً کم است.

شکل ۱: روش‌های سنتی ESD که برای بسیاری از ماژول‌های I/O PAD اعمال می‌شود: یک دیود از Vss به I/O و یک دیود دیگر از I/O به Vdd. یک پاور کلمپ برای ترکیب تنش ۱/۲ استفاده می‌شود.

برای گره‌های حساس، طراحان آی‌سی یک مقاومت ایزولاسیون بین ورودی/خروجی و مدار اضافه می‌کنند تا پنجره طراحی ESD را افزایش دهند. اگر مدار عملکردی نتواند جریان تخلیه الکترواستاتیک (ESD) را تحمل کند، یک گیره ثانویه بعد از مقاومت ایزولاسیون اضافه کنید (شکل 2).

شکل ۲: گاهی اوقات، طراحان آی‌سی یک مقاومت بین ماژول I/O PAD و مدار اضافه می‌کنند و یک گیره ثانویه کوچک را در مقابل مدار حساس قرار می‌دهند. این کار پنجره طراحی ESD را افزایش می‌دهد.

این رویکرد ساده، به خصوص در رابط‌های پرسرعت، چندین مشکل دارد:

(1) مقاومت ایزولاسیون به طور جدی بر عملکرد پرسرعت تأثیر می‌گذارد و نویز را افزایش می‌دهد.

(2) دیودهای ESD ممکن است ظرفیت خازنی انگلی بیش از حد بین PAD سیگنال و خط برق ایجاد کنند.

(3) به دلیل کوپلینگ نویز بین PAD و Vdd یا ولتاژ سیگنال ممکن است بالاتر از ولتاژ مرجع Vdd باشد، یا به دلیل مشکلات تطبیق، برخی از رابط‌ها نمی‌توانند تحریک ولتاژ ناشی از دیود از ماژول I/O PAD به Vdd را تحمل کنند.

(4) برای گره‌های حساس، افت ولتاژ کل در مسیر جریان ESD مورد انتظار ممکن است بیشتر از ولتاژ خطای مدار عملکردی باشد [5].

یک راه آسان برای کاهش ظرفیت خازنی (سوال 2) و افزایش تحمل ولتاژ (سوال 3) استفاده از 2 یا چند دیود به صورت سری است. با این حال، این امر منجر به افت ولتاژ بالاتر تحت فشار ESD می‌شود و در نتیجه مشکل 4 را بدتر می‌کند. در سال 2017، جایگزینی با مفهوم دو قطبی جدید پیشنهاد شد [6-7].

این مقاله پروژه‌ای را مورد بحث قرار می‌دهد که در آن طراح آی‌سی، رویکرد سنتی ESD با دو دیود را با یک مفهوم کلمپ حفاظتی محلی جایگزین کرده است، همانطور که در شکل 3 نشان داده شده است. اگر عملکرد نتواند دیود را از "IN" به Vdd تحمل کند، می‌توان آن را حذف کرد. این امر برای خروجی‌های fail-safe، hot-plug، open-drain، ورودی‌های cold-standby یا رابط‌های مقاوم در برابر اضافه ولتاژ معمول است [8].

شکل ۳: شماتیک مدار ساده شده با استفاده از محافظ ESD گیره‌ای موضعی. در صورت نیاز به عملکرد صحیح، دیود بین IN و Vdd را می‌توان حذف کرد. در برخی موارد، یک گیره دیگر بین Vdd و "IN" اضافه می‌شود.

روش بستن موضعی مزایای بسیاری دارد:

(1) کاهش وابستگی به مقاومت باس

(2) افت ولتاژ در شرایط ESD بدون نیاز به مقاومت‌های ایزولاسیون به میزان زیادی کاهش می‌یابد، که آن را برای گره‌های حساس بسیار مناسب می‌کند.

(3) گزینه‌های مختلفی برای کاهش ظرفیت خازنی انگلی ارائه می‌دهد (به مطالعه موردی زیر مراجعه کنید)

(4) هر PAD ورودی/خروجی می‌تواند به طور جداگانه بهینه شود. به عنوان مثال: برخی از PADها ممکن است به تحمل ESD بالاتری نیاز داشته باشند، در غیر این صورت نمی‌توانند تخلیه دیود بین I/O و Vdd را تحمل کنند.

مطالعه موردی زیر خلاصه‌ای از چندین روش مهار محلی با ظرفیت (فوق)کم پارازیتی برای محافظت از رابط‌های SerDes پرسرعت از CMOS 28 نانومتری تا FinFET 7 نانومتری را ارائه می‌دهد. انواع مختلف مهار محلی مبتنی بر SCR در مطالعه موردی استفاده شده است (شکل 4). SCR با تحریک دیودی و ESD-on-SCR قبلاً برای محافظت از رابط‌های LNA بی‌سیم استفاده شده بودند [9].

شکل ۴: دو کلیپس محافظ ESD که در مطالعه موردی استفاده شده‌اند. هنگامی که سطح IO افت دیود (آند-G2) را بالاتر از ولتاژ Vdd افزایش می‌دهد، Sofics ESD-on-SCR فعال می‌شود. هنگامی که AnodeG2 و دیود فعال‌کننده بایاس مستقیم شوند، Sofics DTSCR روشن می‌شود.

۱.FPGA 28 نانومتری، 28 گیگابیت بر ثانیه SerDes

برای مجموعه‌ای از محصولات پیشرفته FPGA در فرآیند ۲۸ نانومتری TSMC، مشتریان به واحدهای محافظت ESD سفارشی نیاز دارند. رابط SerDes با سرعت ۲۸ گیگابیت بر ثانیه به مشخصات زیر نیاز دارد:

-ظرفیت خازنی پارازیتی بسیار کمتر از 100 فمتوفاراد است.

سطح ESD: > 1kV HBM؛ > 250V CDM

یک نسخه کوچک‌شده از گیره DTSCR ساخت Sofics برای حفاظت موضعی رابط‌های Tx و Rx انتخاب شد. یک گیره CDM موضعی ثانویه پشت مقاومت ایزولاسیون اضافه شده است تا از اکسید گیت نازک در مورد Rx محافظت کند (شکل 5). ظرفیت خازنی پارازیتی DTSCR، دیود معکوس و اتصالات فلزی زیر 80fF نگه داشته می‌شود.

شکل ۵: شماتیک طبقه ورودی SerDes با پهنای باند ۲۸ گیگابیت بر ثانیه که نشان‌دهنده طبقات حفاظت ثانویه و کلمپ موضعی DTSCR برای حفاظت CDM پیشرفته است.

برای برآورده کردن مشخصات S11-Return Loss، یک سلف به صورت سری با DTSCR قرار داده شده است (شکل 6). با تمام مشخصات از جمله CDM مطابقت داشته باشد. دستگاه FPGA به بیش از 300 ولت با جریان پیک 4.5 آمپر می‌رسد. تمام نتایج تجزیه و تحلیل در رویداد IEW 2011 [10] ارائه شده است.

شکل ۶: برای برآورده کردن مشخصات S11، یک سلف به صورت سری با DTSCR قرار می‌گیرد. این سیم‌پیچ، پیک S11 را در فرکانس‌های ۱۰ گیگاهرتز و ۲۰ گیگاهرتز کاهش می‌دهد.

۲. SerDes جهانی ۱۶ نانومتری، ۲۸ گیگابیت بر ثانیه

تراشه‌های ارتباطی پرسرعت (مرکز داده) با SerDeهای 28 گیگابیت بر ثانیه در فرآیند 16 نانومتری، نیاز به راهکارهای محافظت ESD سفارشی دارند.

گیره‌های ESD محلی باید این الزامات را برآورده کنند:

- محافظت از ترانزیستورهای هسته اکسید نازک حساس 0.8 ولتی با ولتاژ خطا تحت تنش ESD کمتر از 3.3 ولت

- کلمپ ESD با نشتی کم، کمتر از 10nA در دمای بالا (125 درجه سانتیگراد)

- فضای سیلیکونی کوچک، امکان استفاده از چندین کانال را در یک تراشه ارتباطی فراهم می‌کند.

-بدون مقاومت

-> 2 کیلوولت HBM

حداکثر ظرفیت اتصال ESD برابر با 100 ففاراد است.

شکل ۷: نمودار شماتیک مفهوم حفاظت جفت‌های تفاضلی رابط‌های Tx. یک دیود گیره محلی و دیود معکوس موازی به هر دو مسیر جفت تفاضلی اضافه شده‌اند.

بر اساس تجزیه و تحلیل گسترده تراشه‌های مبتنی بر فناوری FinFET 16 نانومتری TSMC، مفهوم ESD-on-SCR به عنوان دستگاه گیره محلی انتخاب شد. داده‌های TLP در شکل 8 نشان داده شده است.

دستگاه‌های اکسید نازک بالای ۲ آمپر را در ناحیه‌ای کمتر از ۱۰۰۰ میکرومتر مربع محافظت کنید. نشتی در دماهای بالا تقریباً ۱ نانوآمپر است.

شکل 8: اندازه‌گیری TLP یک دستگاه ESD روی یک SCR که به عنوان دستگاه مهار محلی استفاده می‌شود. دستگاه قبل از رسیدن به ولتاژ خطای ترانزیستورهای اکسید نازک، به بیش از 2A می‌رسد.

شکل ۹: شبیه‌سازی خازنی ESD روی SCR (Spice). ظرفیت خازنی در محدوده ولتاژ PAD، پایین‌تر از سطح هدف ۱۰۰ ففاراد باقی می‌ماند.

برای اطمینان از اینکه گیره محافظ ESD بر عملکرد SerDes پرسرعت تأثیر نمی‌گذارد، خازن اتصال انگلی بر روی ولتاژ PAD شبیه‌سازی می‌شود، همانطور که در شکل 9 نشان داده شده است. یک مدل معادل مبتنی بر اتصال دیود برای شبیه‌سازی بار خازنی واحد حفاظت الکترواستاتیک استفاده می‌شود.

۳. فوتونیک سیلیکونی ۲۸ نانومتری، ۲۸ گیگابیت بر ثانیه

چندین شرکت که روی فرستنده/گیرنده‌های نوری جدید کار می‌کنند، برای پشتیبانی با ما تماس گرفتند. برای ورودی/خروجی‌های معمولی با سرعت پایین (۱.۸ ولت)، کتابخانه ورودی/خروجی آنالوگ/دیجیتال ارائه شده توسط کارخانه کافی است. نیاز ESD برای این PADها، HBM با ولتاژ ۲ کیلوولت است.

از سوی دیگر، ورودی/خروجی‌های آنالوگ در کتابخانه‌های ریخته‌گری، ظرفیت خازنی انگلی بیش از حدی را به رابط‌های پرسرعت وارد می‌کنند. طراحان نیاز دارند که ظرفیت خازنی کل ESD به کمتر از 15fF کاهش یابد.

تراشه CMOS SoC با طول موج 28 نانومتر به همراه فوتونیک سیلیکونی در یک بسته‌بندی یکپارچه اشتراکی/هیبریدی (شکل 10) قرار گرفته است. از آنجا که این مونتاژ تراشه فلیپ در یک محیط کنترل‌شده با ESD انجام می‌شود، سطح حفاظت ESD می‌تواند بدون تأثیر بر بازده به 200 ولت HBM کاهش یابد.

شکل 10: (مثال) بسته‌بندی آی‌سی‌های الکترونیکی (درایورها) روی دستگاه‌های فوتونیک سیلیکونی با استفاده از فرآیند اتصال فلیپ-چیپ (?IOP 2016 [11]).

شکل 11: مدار ساده‌شده‌ی Tx/output که در رابط SerDes فوتونیک سیلیکونی استفاده می‌شود.

رابط 28 گیگابیت بر ثانیه از مفهوم جفت تفاضلی استفاده می‌کند، همانطور که در شکل 11 نشان داده شده است. یک مدار کاربردی 1 ولتی با استفاده از ترانزیستورهای هسته 0.9 ولتی ایجاد کنید تا از دستیابی به سرعت‌های سوئیچینگ اطمینان حاصل شود. با این حال، این ترانزیستورها پنجره طراحی ESD موجود برای سیگنال‌های Rx و Tx را به 4 ولت کاهش می‌دهند.

سایر الزامات برای حفاظت ESD شامل عملکرد نشتی کم و سطح سیلیکون کوچک است.

طراحی حفاظت ESD شامل یک مفهوم کامل حفاظت محلی برای مهار است، همانطور که در شکل 12 نشان داده شده است. یک مهار منبع تغذیه 1 ولتی تعبیه شده است تا اطمینان حاصل شود که تمام شرایط تنش به صورت محلی در رابط کنترل می‌شوند و اثرات مقاومت باس حذف می‌شوند. کل ساختار مهار از زیرلایه جدا شده است تا نویز ناشی از زیرلایه که ممکن است از مدارهای دیجیتال واقع در فاصله دورتر روی تراشه سرچشمه بگیرد، کاهش یابد.

شکل ۱۲: شماتیک یک روش حفاظت محلی کامل برای گره‌های Rx و Tx یک مدار SerDes (چپ). دستگاه‌های ESD مبتنی بر SCR. یک کلمپ برق ۱ ولتی مبتنی بر SCR در همان طرح (راست) ادغام شده است. مساحت کل ESD برابر با ۶۸۳.۷۵um2 است.

ظرفیت خازنی پارازیتی کل در ماژول I/O PAD از جنبه‌های مختلفی تشکیل شده است. ظرفیت خازنی اتصال را می‌توان به راحتی از مدل Spice دیود که توسط ریخته‌گری تهیه شده است، استخراج کرد. اتصالات فلزی گیره ESD محلی، ظرفیت خازنی قابل توجهی را اضافه می‌کنند. ظرفیت خازنی فلز پارازیتی را می‌توان از استخراج PEX استخراج کرد. کاهش عرض اتصالات فلزی، ظرفیت خازنی را کاهش می‌دهد، اما پایداری خط را نیز کاهش می‌دهد. حداقل عرض فلز با اعمال تنش ESD به فلزات مختلف استخراج می‌شود.

هنگامی که مشتریان به حفاظت ESD با استفاده از ظرفیت خازنی بسیار پایین (بسیار کمتر از 100fF) نیاز دارند، بخش فلزی ساختگی در استخراج PEX گنجانده خواهد شد.

از طریق یک فرآیند تکراری (طرح‌بندی، استخراج PEX)، کل ظرفیت خازنی پارازیتی مدار گیره ESD به کمتر از 15fF کاهش یافت. نمودار زیر مراحل مختلف این فرآیند را نشان می‌دهد. نمودار زیر (شکل 13) مقدار خازن را در مقابل ولتاژ بایاس روی PAD نشان می‌دهد.

برای جلوگیری از انتقال سیگنال‌های فرکانس بالا به زمین، باید ظرفیت خازنی پارازیتی به زمین کاهش یابد.

معادله ۱: راکتانس خازنی Xc (برحسب اهم) با فرکانس سیگنال (f) و ظرفیت خازنی (C) نسبت معکوس دارد.

برای فرکانس‌های بالا (>50 گیگاهرتز)، ظرفیت خازنی پارازیتی به صورت مقاومت نسبت به زمین ظاهر می‌شود. این امپدانس باید به اندازه کافی بالا باشد. یک خازن 15 فمتوفاراد در فرکانس 50 گیگاهرتز مقاومتی حدود 200 اهم دارد.

در طول فرآیند تکرار، به منظور کاهش تأثیر اتصالات فلزی بر ظرفیت خازنی انگلی، از برخی قوانین استفاده شد.

- اتصالات غیرضروری را از طریق اتصالات حذف کنید

- فلز ۱ را تا حد امکان کوچک کنید و فقط آن را روی ناحیه اتصال پخش کننده قرار دهید. 

- از عبور لایه فلزی ۱ از ناحیه اتصال جلوگیری کنید.

اتصال عمودی (به سمت بالا)

حتی اگر ظرفیت خازنی انگلی از طریق روش‌های فوق کاهش یابد، ۴۲٪ از ظرفیت خازنی انگلی در گره‌های پیشرفته هنوز مربوط به اتصالات فلزی است.

شکل ۱۳: ظرفیت خازنی پارازیتی روی ولتاژ ورودی/خروجی (فقط ظرفیت خازنی کل و اتصال).

روش مهار موضعی شکل ۱۲ با استفاده از شبیه‌سازی‌های گذرای Spice از تنش‌های HBM ESD با دو مفهوم دیگر مقایسه شد.

- مفهوم ۱: کلمپ موضعی پیشنهادی

- مفهوم ۲: ماژول I/O PAD ارائه شده توسط Foundry (کلمپ تغذیه دوگانه دیود و هسته توسط Foundry پیشنهاد شده است)

- مفهوم ۳: ترکیب دیود دوگانه و کلمپ محافظ هسته Sofics 1V

از شکل 14 مشخص است که مفاهیم 2 و 3 افت ولتاژ بسیار بیشتری نسبت به ولتاژ خطای (4 ولت) [12] مدارهای حساس مبتنی بر ترانزیستورهای اکسید نازک [12] ایجاد می‌کنند.

شکل ۱۴: شبیه‌سازی گذرای Spice تحت تنش HBM. سه مفهوم با هم مقایسه شدند تا تأیید شود که افت ولتاژ روی گره‌های حساس در طول تنش ESD کمتر از حداکثر ۴ ولت باقی می‌ماند. فقط کلمپ موضعی توصیه‌شده می‌تواند تنش ESD را زیر ۴ ولت نگه دارد. مقایسه‌ها با استفاده از تنش HBM 1 کیلوولت و مقیاس‌بندی دستگاه ESD تا استحکام ۱ کیلوولت انجام شد. بازگشت ناگهانی کلمپ موضعی SCR را با استفاده از یک مدل ترکیبی NPN/PNP شبیه‌سازی کنید.

۴. سیلیکون فوتونیک ۷ نانومتری FinFET

برای افزایش بیشتر پهنای باند اتصالات نوری (فراتر از 56 گیگابیت بر ثانیه)، مشتریان ما فناوری TSMC 7nm FinFET را به کار گرفته‌اند.

راه حل پیشنهادی مشابه شکل ۱۲ است. دو نسخه از حفاظت ESD ایجاد شده است، یکی با ظرفیت پارازیتی ۵۰ ففاراد و دیگری با ظرفیت خازنی کوچک کمتر از ۱۵ ففاراد. در این مقاله، این مطالعات موردی گنجانده خواهد شد.

آزمایش اولیه فرآیند FinFET 7 نانومتری TSMC نشان می‌دهد که مدار گیره موضعی ESD روی SCR اثر مطلوب را دارد (شکل 15).

در فناوری 7 نانومتری، ولتاژ خرابی ترانزیستورهای هسته (گیت به سورس و درین به سورس) حدود 3 ولت است. خوشبختانه، در بسیاری از کاربردهای SerDes به دلیل اتصال سری سایر ترانزیستورها، فضای بیشتری برای خطا وجود دارد (شکل 11). طبق اصل مدار، ولتاژ خرابی این مدارها حدود 4-5 ولت است.

گیره‌های ESD هفت نانومتری در دو طرح برای رابط‌های پرسرعت ادغام شده‌اند. در زمان نگارش این مطلب، نمونه‌هایی از این محصولات هنوز در دسترس نیستند، بنابراین داده‌های CDM هنوز در دسترس نیست.

شکل 15: تحلیل TLP از مفهوم ESD-on-SCR مبتنی بر فناوری TSMC 7nm. محافظت از ترانزیستورهای هسته حساس. این قطعه مرجع برای عملکرد HBM 2kV به نسخه‌های 15fF و 50fF کاهش یافته است تا از SerDes پرسرعت محافظت کند.

خلاصه کردن

مفاهیم سنتی محافظت ESD با "دیود دوگانه" برای ماژول‌های آنالوگ I/O PAD در محافظت از رابط‌های SerDes پرسرعت در گره‌های CMOS و FinFET پیشرفته با مشکلاتی مواجه شده‌اند. افت ولتاژ کل در دیودها، مقاومت‌های باس و کلمپ‌های قدرت می‌تواند به راحتی از ولتاژ خطای ترانزیستور هسته فراتر رود. علاوه بر این، "دیود بالا" یک عامل محدودکننده اضافه می‌کند.

این کار چندین مطالعه موردی را نشان می‌دهد که در آن‌ها مفهوم دیود دوگانه با یک گیره محافظ ESD محلی جایگزین شده است.

ماژول I/O PAD مبتنی بر تریگر دیود اختصاصی و دستگاه‌های ESD-on-SCR. کلمپ محلی وابستگی به مقاومت باس را کاهش می‌دهد، ولتاژ کلمپ را پایین می‌آورد و امکان بهینه‌سازی جداگانه هر ورودی/خروجی آنالوگ را فراهم می‌کند. علاوه بر این، این موارد نشان می‌دهند که می‌توان با خازن پارازیتی بسیار کم و سطح سیلیکون کوچک، محافظت ESD ایجاد کرد.

داده‌ها بر اساس تراشه‌های تست ESD اختصاصی روی گره‌های پیشرفته CMOS و FinFET. ورودی/خروجی آنالوگ در این کار توسط بیش از 20 شرکت برای محافظت از رابط‌های SerDes پرسرعت در فناوری‌های CMOS 28 نانومتری، 16n/12 نانومتری و 7 نانومتری FinFET استفاده می‌شود.

سلب مسئولیت: این مقاله از "طراحی IP و SOC" کپی شده است که از حمایت از حقوق مالکیت معنوی پشتیبانی می‌کند. لطفاً منبع اصلی و نویسنده‌ی بازنشر را ذکر کنید. در صورت وجود هرگونه نقض، لطفاً برای حذف آن با ما تماس بگیرید.