當今世界，資料傳輸需求與日俱增。人們每天觀看影片消耗的數據量持續成長。隨著智慧型手機、電腦應用、資料中心和遠端資訊交換的普及，對各種頻寬的需求也不斷增長。這種需求反過來又推動半導體產業不斷發展，力求更快開發無線、有線和光纖介面。幾年前，傳輸速度的極限約為 10 Gbps。而如今，電路的運行速度已經達到了 56 Gbps 甚至 112 Gbps。

對於此類高速通訊接口，晶片設計人員需要限制連接到接口的片上靜電放電 (ESD) 保護箝位電路的寄生電容。由於傳統的 ESD 方法有缺陷，因此需要特殊的類比 I/O 電路。本文展示了針對台積電 (TSMC) 28nm CMOS 製程和 16nm、12nm 和 7nm FinFET 製程的矽驗證 ESD 解決方案。這些 ESD 解決方案的寄生電容可降低至 100fF 以下，對於某些矽光子學應用，甚至可降低至 20fF 以下。

圖 1 顯示了模擬 I/O PAD 模組的傳統 ESD 方法。它由一個將 Vss 連接到 I/O PAD 的二極管、一個將 I/O PAD 模組連接到 Vdd 的二極體以及一個連接 Vdd 和 Vss 的電源/軌箝位電路組成 [1-5]。

IC 設計人員喜歡它，因為這兩種二極體設計易於實現，矽片佔用面積小，寄生電容也相當低。

圖 1：應用於多個 I/O PAD 模組的傳統 ESD 方法：一個二極體連接 Vss 和 I/O，另一個二極體連接 I/O 和 Vdd。使用一個功率箝位電路來應對 1/2 應力組合。

對於敏感節點，積體電路設計人員會在輸入/輸出端和電路之間添加隔離電阻，以擴大靜電放電 (ESD) 設計視窗。如果功能電路無法承受靜電放電電流，則在隔離電阻之後添加一個輔助箝位電路（圖 2）。

圖 2：有時，積體電路設計人員會在 I/O 焊盤模組和電路之間添加電阻，並在敏感電路前放置小型輔助箝位電路。這可以增大靜電放電防護窗口。

這種簡單方法存在一些問題，尤其是在高速介面方面：

（1）隔離電阻嚴重影響高速運轉並增加雜訊。

（2）ESD二極體可能會在訊號PAD和電源線之間引入過大的寄生電容。

（3）由於 PAD 和 Vdd 之間的雜訊耦合，或者訊號電壓可能高於參考 Vdd 電壓，或由於匹配問題，某些介面無法承受 I/O PAD 模組二極體到 Vdd 引起的電壓激勵。

（4）對於敏感節點，預期 ESD 電流路徑上的總電壓降可能高於功能電路的故障電壓[5]。

降低電容（問題 2）和提高耐壓性（問題 3）的一個簡單方法是使用 2 個或多個串聯二極體。然而，這會導致在靜電放電應力下產生更大的電壓降，從而加劇問題 4。2017 年，有人提出了一種採用新型雙極概念的替代方案 [6-7]。

本文討論了一個項目，其中積體電路設計人員用局部保護箝位方案取代了傳統的雙二極體ESD保護方法，如圖3所示。如果功能運作無法承受二極體從「IN」電壓降至Vdd，則可以將其移除。這通常適用於故障安全型、熱插拔型、開漏輸出、冷待機輸入或過壓保護型介面[8]。

圖 3：採用局部箝位 ESD 保護的簡化電路原理圖。如果需要功能性操作，可以移除 IN 和 Vdd 之間的二極體。在某些情況下，會在 Vdd 和 IN 之間添加另一個箝位電路。

局部夾持法具有許多優點：

（1）降低對母線電阻的依賴

（2）在靜電放電條件下，電壓降大大降低，無需隔離電阻，因此非常適合敏感節點。

（3）提供降低寄生電容的不同方案（見下方案例研究）

（4）每個I/O焊盤都可以單獨優化。例如：某些焊盤可能需要更高的靜電放電耐受性，否則它們無法承受I/O和Vdd之間二極體的放電。

以下案例研究總結了幾種具有（超）低寄生電容的局部箝位方法，用於保護從 28nm CMOS 到 7nm FinFET 的高速 SerDes 介面。案例研究中使用了不同類型的基於 SCR 的局部箝位方法（圖 4）。二極體觸發式 SCR 和 ESD-on-SCR 先前已被用於保護無線 LNA 介面 [9]。

圖 4：個案研究中使用的兩個 ESD 保護夾。當 I/O 電平使二極體壓降（陽極 G2）高於 Vdd 電壓時，Sofics ESD-on-SCR 被觸發。當陽極 G2 和觸發二極體正向偏壓時，Sofics DTSCR 導通。

1.FPGA 28nm，28Gbps SerDes

針對台積電採用 28nm 製程的一系列先進 FPGA 產品，客戶需要客製化的 ESD 保護單元。 28Gbps SerDes 介面需滿足以下規格：

-寄生電容遠低於100fF。

-靜電放電等級：> 1kV HBM；> 250V CDM

為了對Tx和Rx介面進行局部保護，我們選擇了Sofics DTSCR箝位電路的縮小版。在隔離電阻後方增加了一個輔助的局部CDM箝位電路，用於保護Rx外殼中的薄閘極氧化層（圖5）。 DTSCR、反向二極體和金屬連接的寄生電容均維持在80fF以下。

圖 5：28Gbps SerDes Rx（輸入）級的示意圖，顯示了用於增強 CDM 保護的 DTSCR 局部箝位和二級保護級。

為滿足S11回波損耗指標，在DTSCR（圖6）上串聯了一個電感器。符合包括CDM在內的所有指標。 FPGA元件可承受超過300V的電壓，峰值電流為4.5A。所有分析結果已在2011年IEW會議發表[10]。

圖 6：為了滿足 S11 規範，在 DTSCR 中串聯了一個電感器。此電感器可降低 10 GHz 和 20 GHz 處的 S11 峰值。

2. 通用 SerDes，16nm，28Gbps

採用 16nm 製程的 28 Gbps SerDes 高速（資料中心）通訊晶片需要客製化的 ESD 保護解決方案。

本地防靜電夾具必須符合以下要求：

- 在低於 3.3V 的 ESD 應力下，保護敏感的薄氧化層 0.8V 核心電晶體，防止故障電壓過高。

-低洩漏靜電放電鉗，高溫（125°C）下洩漏電流小於10nA

- 較小的矽片尺寸使得在同一通訊晶片上實現多個通道成為可能

-無電阻

-> 2kV HBM

-最大ESD結電容為100fF

圖 7：Tx 介面差分對保護原理示意圖。在差分對的兩條路徑上均增加了一個局部箝位電路和一個並聯反向二極體。

基於對台積電16nm FinFET製程晶片的廣泛分析，我們選擇SCR上的ESD作為局部箝位元件。 TLP數據如圖8所示。

保護面積小於 1.000um2 的薄氧化層元件，電流超過 2 安培時，高溫下的洩漏電流約為 1nA。

圖 8：對用作局部箝位元件的 SCR 上的 ESD 元件進行 TLP 測量。此元件在達到薄氧化層電晶體的故障電壓之前，電流已超過 2A。

圖 9：SCR 上 ESD 的電容模擬（Spice）。在 PAD 的電壓範圍內，電容值始終低於 100fF 的目標值。

為了確保 ESD 保護箝位不會影響高速 SerDes 的運行，如圖 9 所示，在 PAD 電壓上模擬了寄生結電容。採用基於二極體結的等效模型來模擬靜電保護單元的容性負載。

3. 矽光子學 28nm，28Gbps

多家正在研發新型光收發器的公司聯絡我們尋求支援。對於常規的低速 I/O（1.8V），代工廠提供的類比/數位 I/O 庫已足夠使用。這些 PAD 的 ESD 要求為 2kV HBM。

另一方面，代工廠庫中的類比I/O會為高速介面引入過大的寄生電容。設計人員要求總ESD電容降低到15fF以下。

這款28nm CMOS SoC與矽光子元件採用共享/混合整合封裝（圖10）。由於這種倒裝晶片組裝是在ESD控制環境下進行的，因此ESD保護等級可以降低至200V HBM，而不會影響良率。

圖 10：（範例）使用倒裝晶片鍵合製程將電子 IC（驅動器）封裝在矽光子元件上（?IOP 2016 [11]）。

圖 11：矽光子 SerDes 介面中使用的簡化 Tx/輸出電路。

如圖 11 所示，28Gbps 介面採用差分對結構。使用 0.9V 核心電晶體建構 1V 功能電路，以確保實現所需的開關速度。然而，這些電晶體會將 Rx 和 Tx 訊號的可用 ESD 設計視窗縮小至 4V。

ESD 保護的其他要求包括低洩漏運作和小矽面積。

如圖 12 所示，ESD 保護設計包含一個完整的局部保護箝位方案。該方案整合了一個 1V 電源箝位，以確保所有應力條件均在界面處局部處理，並消除總線電阻的影響。整個箝位結構與基板隔離，以降低可能源自晶片上更遠處數位電路的基板雜訊。

圖 12：SerDes 電路 Rx 和 Tx 節點的完整局部保護方法示意圖（左）。基於 SCR 的 ESD 裝置。在同一佈局中整合了一個基於 SCR 的 1V 功率箝位電路（右）。 ESD 的總面積為 683.75μm²。

I/O PAD 模組的總寄生電容由多個方面構成。結電容可輕鬆從代工廠提供的二極體 Spice 模型中導出。局部 ESD 箝位電路的金屬連接會增加顯著的電容。寄生金屬電容可透過 PEX 萃取法得出。減少金屬連接的寬度可以降低電容，但也會降低線路的穩定性。最小金屬連接寬度可透過對不同金屬施加 ESD 應力來確定。

當客戶需要使用超低電容（遠低於 100fF）的 ESD 保護時，PEX 拔出裝置中將包含金屬虛擬部分。

透過迭代過程（佈局、PEX提取），ESD箝位電路的總寄生電容降低至15fF以下。下圖展示了過程的各個步驟。下圖（圖13）顯示了電容值與PAD偏壓的關係。

必須降低對地寄生電容，以防止高頻訊號分流到地。

公式 1：容抗 Xc（單位：歐姆）與訊號頻率 (f) 和電容 (C) 成反比

對於高頻（>50 GHz），寄生電容表現為對地電阻。此阻抗必須足夠高。例如，一個 15 fF 的電容器在 50 GHz 時電阻約為 200 歐姆。

在迭代過程中，為了降低金屬連接對寄生電容的影響，採用了一些規則。

-移除不必要的連接

- 盡可能減少金屬 1 的用量，並且只將其放置在連接擴散區的頂部。 

- 防止金屬層 1 穿過連接區域。

-垂直（向上）連接

即使透過上述方法降低了寄生電容，先進節點上 42% 的寄生電容仍然與金屬連接有關。

圖 13：I/O 電壓上的寄生電容（僅總電容和結電容）。

本文利用瞬態 Spice 模擬 HBM ESD 應力，將圖 12 所示的局部夾緊方法與另外兩種方法進行了比較。

- 方案一：建議的局部夾緊

- 方案二：代工廠提供的 I/O PAD 模組（代工廠建議採用雙二極體和核心功率箝位）

- 方案 3：雙二極體和 SOFICS 1V 核心保護箝位組合

從圖 14 可以清楚看出，概念 2 和 3 產生的電壓降遠高於基於薄氧化物電晶體的敏感電路的故障電壓 (4V) [12]。

圖 14：HBM 應力下的瞬態 Spice 模擬。比較了三種方案，以驗證在 ESD 應力下敏感節點上的電壓降是否保持在 4V 以下。只有建議的局部箝位方案才能將 ESD 應力控制在 4V 以下。比較實驗採用 1kV HBM 應力，並將 ESD 裝置的穩健性擴展至 1kV。使用 NPN/PNP 組合模型模擬 SCR 局部箝位的回彈特性。

4. 矽光子學 7nm FinFET

為了進一步提高光互連的頻寬（超過 56 Gbps），我們的客戶採用了台積電 7nm FinFET 技術。

所提出的解決方案與圖 12 類似。我們設計了兩種 ESD 保護方案，一種寄生電容為 50fF，另一種寄生電容小於 15fF。本文將包含這些案例研究。

台積電 7nm FinFET 製程的初步測試表明，SCR 上的 ESD 局部箝位電路具有預期的效果（圖 15）。

在7nm製程中，核心電晶體（閘源極和汲源極）的故障電壓約為3V。幸運的是，在許多SerDes應用中，由於串聯了其他電晶體（圖11），因此存在更大的電壓裕量。根據電路原理，這些電路的故障電壓約為4-5V。

7nm ESD 箝位元件已整合到兩種高速介面設計中。截至撰寫本文時，這些產品的樣本尚未到位，因此 CDM 數據尚不可用。

圖 15：基於台積電 7nm 製程的 ESD on-SCR 概念的 TLP 分析。用於保護敏感的核心電晶體。此參考元件適用於 2kV HBM 效能，現已縮小至 15fF 和 50fF 版本，用於保護高速 SerDes。

總結

傳統的類比I/O PAD模組「雙二極體」ESD保護方案在保護先進CMOS和FinFET製程的高速SerDes介面時遇到了問題。二極體、匯流排電阻和功率箝位電路上的總壓降很容易超過核心電晶體的故障電壓。此外，「二極體向上」狀態也增加了保護能力的限制。

這項工作展示了幾個案例研究，其中雙二極體概念被局部 ESD 保護箝位所取代。

此I/O PAD模組基於專有的二極體觸發和SCR上的ESD保護裝置。局部箝位降低了對總線電阻的依賴性，降低了箝位電壓，並允許對每個模擬I/O進行單獨最佳化。此外，這些案例表明，在極低的寄生電容和很小的矽片面積下，實現ESD保護是可行的。

數據基於採用先進CMOS和FinFET製程節點的專用ESD測試晶片。本文所使用的模擬I/O被20多家公司用於保護28nm CMOS、16nm/12nm及7nm FinFET製程中的高速SerDes介面。

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