ایسی تاریخی وجوہات ہیں جن کی وجہ سے کوئی ٹیکنالوجی نسبتاً تنگ پیشہ ورانہ فیلڈ سے مشہور ہو سکتی ہے، اور یہ معروف کمپنیوں کے فروغ سے بھی الگ نہیں ہے۔ یہ ایپل ہی ہے جس نے SiP کو عوام کے سامنے لایا، اور یہ TSMC کی وجہ سے ہے کہ اعلی درجے کی پیکیجنگ بڑے پیمانے پر عوام کی توجہ مبذول کر سکتی ہے۔ ایپل نے کہا کہ اس کی iWatch SiP ٹیکنالوجی استعمال کرتی ہے، اور SiP تب سے بڑے پیمانے پر جانا جاتا ہے۔ TSMC نے کہا کہ جدید ٹیکنالوجی کے علاوہ اسے جدید پیکیجنگ میں بھی مشغول ہونے کی ضرورت ہے۔ لہذا، صنعت کی طرف سے اعلی درجے کی پیکیجنگ کو جدید ٹیکنالوجی کے طور پر اہم قرار دیا گیا ہے. حالیہ برسوں میں، پیکیجنگ کی جدید ٹیکنالوجیز ابھرتی رہی ہیں، اور یکے بعد دیگرے نئی اصطلاحات سامنے آئی ہیں، جو کسی حد تک مبہم ہے۔ فی الحال، اعلی درجے کی پیکیجنگ سے متعلق کم از کم درجنوں نام ہیں جو درج کیے جا سکتے ہیں۔ مثال کے طور پر: WLP (Wafer Level Package)، FIWLP (Fan-in Wafer Level Package)، FOWLP (Fan-Out Wafer Level Package)، eWLB (ایمبیڈڈ Wafer Level BallGrid Array)، CSP (Chip Scale Package)، WLCSP (Wafer Level Chip Scale on WaferWapackage)، Waffer Level Package (WaferWapackage)، FOPLP (فین-آؤٹ پینل لیول پیکیج)، InFO (انٹیگریٹڈ فین-آؤٹ)، CoWoS (Chip-on-wafer-on-substrate)، HBM (ہائی بینڈوڈتھ میموری)، HMC (ہائبرڈ میموری کیوب)، وائڈ-IO (وائیڈ ان پٹ آؤٹ پٹ)، EMIB-EMIB-EMIB-Die، انٹرکونڈیڈ Co-EMIB، ODI (Omni-Directional Interconnect)، 3D IC، SoIC، X-Cube... وغیرہ... یہ جدید ترین پیکیجنگ ٹیکنالوجیز ہیں۔ ان شاندار جدید پیکیجنگ ٹیکنالوجیز کو کیسے پہچانا اور سمجھنا ہے؟ یہ مضمون قارئین کو بتانا چاہتا ہے۔ سب سے پہلے، تفریق میں آسانی کے لیے، ہم جدید پیکیجنگ کو دو اقسام میں تقسیم کرتے ہیں:① XY جہاز کی توسیع پر مبنی اعلی درجے کی پیکیجنگ ٹیکنالوجی, بنیادی طور پر سگنل کی توسیع اور باہمی ربط کے لیے RDL کے ذریعے؛② Z-axis توسیع پر مبنی اعلی درجے کی پیکیجنگ ٹیکنالوجی، بنیادی طور پر سگنل کی توسیع اور باہمی ربط کے لیے TSV کے ذریعے۔  
   XY ہوائی جہاز کی توسیع کی بنیاد پر اعلی درجے کی پیکیجنگ ٹیکنالوجی
 

The XY plane here refers to the wafer or the XY plane of the chip. The distinctive feature of this type of package is that there is no TSV through silicon hole. The signal extension means or technology is mainly implemented through the RDL layer. There is usually no substrate. The RDL wiring is attached to the silicon body of the chip or on additional molding. Because the final packaged product does not have a substrate, such packages are relatively thin and are currently widely used in smartphones.

1. FOWLP

FOWLP (Fan-out Wafer Level Package) WLP (Wafer Level Package) کی ایک قسم ہے، اس لیے ہمیں پہلے WLP ویفر لیول پیکیجنگ کو سمجھنا ہوگا۔

ڈبلیو ایل پی ٹیکنالوجی کے ظہور سے پہلے، پیکیجنگ کے روایتی مراحل بنیادی طور پر ڈائی کو کاٹنے اور سلائس کرنے کے بعد کیے جاتے تھے۔ ویفر کو پہلے کاٹ کر کاٹ دیا گیا اور پھر مختلف شکلوں میں پیک کیا گیا۔

WLP 2000 کے آس پاس سامنے آیا۔ اس کی دو قسمیں ہیں: Fan-in (fan-in) اور Fan-out (fan-out)۔ WLP ویفر سطح کی پیکیجنگ روایتی پیکیجنگ سے مختلف ہے۔ پیکیجنگ کے عمل میں، زیادہ تر عمل ویفر کو چلانے کا ہوتا ہے، یعنی مجموعی طور پر پیکیجنگ (پیکیجنگ) ویفر پر کی جاتی ہے، اور پیکنگ مکمل ہونے کے بعد اسے سلائسوں میں کاٹا جاتا ہے۔ چونکہ پیکیجنگ مکمل ہونے کے بعد اسے ٹکڑوں میں کاٹا جاتا ہے، اس لیے پیک شدہ چپ کا سائز تقریباً ننگی چپ کے برابر ہوتا ہے، اس لیے اسے CSP (چِپ اسکیل پیکیج) یا WLCSP (وفر لیول چپ اسکیل پیکیجنگ) بھی کہا جاتا ہے۔ اس قسم کی پیکیجنگ ہلکی، چھوٹی، مختصر اور پتلی صارفین کی الیکٹرانک مصنوعات کے مارکیٹ کے رجحان کے مطابق ہے۔ پرجیوی گنجائش اور انڈکٹنس نسبتاً چھوٹا ہے، اور اس میں کم قیمت اور اچھی گرمی کی کھپت کے فوائد ہیں۔

At first, WLP mostly adopted the Fan-in type, which can be called Fan-in WLP or FIWLP. It is mainly used in chips with smaller area and fewer pins.

جیسے جیسے IC ٹیکنالوجی بہتر ہوتی ہے، چپ کا علاقہ سکڑ جاتا ہے، اور چپ کا علاقہ کافی پنوں کو ایڈجسٹ نہیں کر سکتا۔ لہذا، Fan-Out WLP پیکیجنگ فارم، جسے FOWLP بھی کہا جاتا ہے، اخذ کیا گیا ہے، جو مزید پن حاصل کرنے کے لیے چپ کے علاقے سے باہر کنکشن کے لیے RDL کا مکمل استعمال کرتا ہے۔

FOWLP میں، چونکہ RDL اور Bump کو ننگی چپ کے دائرے میں لے جانا ہے، اس لیے ننگی چپ ویفر کو پہلے ڈائس اور سیگمنٹ کرنے کی ضرورت ہے، اور پھر آزاد ننگی چپس کو ویفر کے عمل میں دوبارہ تشکیل دیا جاتا ہے۔ اس کی بنیاد پر، بیچ پروسیسنگ اور میٹالائزڈ وائرنگ انٹرکنکشن کے ذریعے، حتمی پیکج بنتا ہے۔ FOWLP encapsulation کے عمل کو نیچے دی گئی تصویر میں دکھایا گیا ہے۔

FOWLP کو بہت سی کمپنیاں سپورٹ کرتی ہیں، اور مختلف کمپنیوں کے نام رکھنے کے مختلف طریقے ہیں۔ نیچے دی گئی تصویر بڑی کمپنیوں کی طرف سے فراہم کردہ FOWLP کو ظاہر کرتی ہے۔

چاہے فین ان یا فین آؤٹ کا استعمال ہو، ڈبلیو ایل پی ویفر لیول پیکیجنگ اور پی سی بی کے درمیان تعلق فلپ چپ کی شکل میں ہے۔ چپ کا ایکٹو سائیڈ پرنٹ شدہ سرکٹ بورڈ کی طرف منہ کرتا ہے، جو مختصر ترین برقی راستہ حاصل کرسکتا ہے، جو تیز رفتاری اور کم پرجیوی اثرات کو بھی یقینی بناتا ہے۔ دوسری طرف، بیچ پیکیجنگ کے استعمال کی وجہ سے، پورے ویفر کو ایک ساتھ پیک کیا جا سکتا ہے، اور قیمت میں کمی ویفر سطح کی پیکیجنگ کے لیے ایک اور محرک قوت ہے۔  2. معلوماتInFO (انٹیگریٹڈ فین آؤٹ) ایک اعلی درجے کی FOWLP پیکیجنگ ٹیکنالوجی ہے جسے TSMC نے 2017 میں تیار کیا ہے۔ یہ FOWLP عمل کا انضمام ہے اور اسے ایک سے زیادہ چپ فین آؤٹ پروسیس کے انضمام کے طور پر سمجھا جا سکتا ہے، جبکہ FOWLP خود فین آؤٹ پیکیجنگ کے عمل پر توجہ مرکوز کرتا ہے۔ InFO ایک سے زیادہ چپ انٹیگریشن کے لیے جگہ فراہم کرتا ہے اور اسے ریڈیو فریکوئنسی اور وائرلیس چپس، پروسیسر اور بیس بینڈ چپ پیکیجنگ، گرافکس پروسیسرز اور نیٹ ورک چپس کی پیکیجنگ پر لاگو کیا جا سکتا ہے۔ نیچے دی گئی تصویر FIWLP، FOWLP اور InFO کا موازنہ خاکہ ہے۔

ایپل کے آئی فون پروسیسر ابتدائی سالوں میں سام سنگ نے تیار کیے ہیں، لیکن TSMC نے Apple A11 سے شروع ہونے والے آئی فون پروسیسرز کی دو نسلوں کے آرڈر لیے ہیں۔ کلیدوں میں سے ایک TSMC کی نئی پیکیجنگ ٹیکنالوجی InFO ہے، جو چپس کو براہ راست ایک دوسرے سے منسلک ہونے، موٹائی کو کم کرنے اور بیٹریوں یا دیگر حصوں کے لیے قیمتی جگہ خالی کرنے کی اجازت دیتی ہے۔

ایپل نے آئی فون 7 کے ساتھ انفو پیکیجنگ کا استعمال شروع کیا اور اسے استعمال کرنا جاری رکھے گا۔ مستقبل میں آئی فون 8، آئی فون ایکس اور دیگر موبائل فون برانڈز بھی اس ٹیکنالوجی کو استعمال کرنا شروع کر دیں گے۔ ایپل اور TSMC کی شمولیت نے FOWLP ٹیکنالوجی کی درخواست کی حیثیت کو تبدیل کر دیا ہے اور مارکیٹ کو FOWLP (InFO) پیکیجنگ ٹیکنالوجی کو بتدریج قبول کرنے اور وسیع پیمانے پر لاگو کرنے کے قابل بنائے گی۔  3. ایف او پی ایل پیFOPLP (فین آؤٹ پینل لیول پیکیج) پینل سطح کی پیکیجنگ FOWLP کے آئیڈیاز اور ٹکنالوجی کو اپنی طرف متوجہ کرتی ہے، لیکن ایک بڑے پینل کا استعمال کرتی ہے، لہذا یہ 300 ملی میٹر سلکان ویفر چپس سے کئی گنا زیادہ پیک شدہ مصنوعات تیار کر سکتا ہے۔ FOPLP ٹیکنالوجی FOWLP ٹیکنالوجی کی توسیع ہے۔ یہ ایک بڑے مربع کیریئر بورڈ پر فین آؤٹ کا عمل انجام دیتا ہے، اس لیے اسے FOPLP پیکیجنگ ٹیکنالوجی کہا جاتا ہے۔ پینل کیریئر بورڈ پی سی بی کیریئر بورڈ یا ایل سی ڈی پینلز کے لئے گلاس کیریئر بورڈ ہوسکتا ہے۔ فی الحال، FOPLP 24-18-inch (610-457mm) PCB کیریئر بورڈ استعمال کرتا ہے، جس کا رقبہ 300 ملی میٹر سلکان ویفر سے تقریباً 4 گنا زیادہ ہے۔ لہذا، اسے صرف ایک واحد عمل کے طور پر شمار کیا جا سکتا ہے جو بڑے پیمانے پر اعلی درجے کی پیکیجنگ مصنوعات تیار کر سکتا ہے جو 300 ملی میٹر سلکان ویفر کے سائز سے 4 گنا زیادہ ہیں۔ FOWLP عمل کی طرح، FOPLP ٹیکنالوجی پیکیجنگ کے فرنٹ اینڈ اور بیک اینڈ پراسیس کو مربوط کر سکتی ہے۔ اسے ایک بار پیکیجنگ کے عمل کے طور پر شمار کیا جاسکتا ہے، لہذا یہ پیداوار اور مادی اخراجات کو نمایاں طور پر کم کرسکتا ہے۔ نیچے دی گئی تصویر FOWLP اور FOPLP کے درمیان موازنہ کو ظاہر کرتی ہے۔

FOPLP RDL پیدا کرنے کے لیے PCB پروڈکشن ٹیکنالوجی کا استعمال کرتا ہے۔ اس کی لائن کی چوڑائی اور لائن کا فاصلہ فی الحال 10um سے زیادہ ہے۔ یہ چپس اور غیر فعال اجزاء کو ماؤنٹ کرنے کے لیے ایس ایم ٹی کا سامان استعمال کرتا ہے۔ چونکہ اس کا پینل ایریا ویفر ایریا سے بہت بڑا ہے، اس لیے ایک وقت میں زیادہ پروڈکٹس پیک کیے جا سکتے ہیں۔ FOWLP کے مقابلے میں، FOPLP کو زیادہ لاگت کا فائدہ ہے۔ فی الحال، دنیا بھر کی بڑی پیکیجنگ کمپنیاں، بشمول Samsung Electronics اور ASE، FOPLP پروسیس ٹیکنالوجی میں فعال طور پر سرمایہ کاری کر رہی ہیں۔  4۔ EMIBEMIB (ایمبیڈڈ ملٹی ڈائی انٹرکنیکٹ برج) ایمبیڈڈ ملٹی چپ انٹر کنیکٹ برج ایڈوانس پیکیجنگ ٹیکنالوجی تجویز کی گئی تھی اور انٹیل کے ذریعہ فعال طور پر لاگو کی گئی تھی۔ پہلے بیان کیے گئے تین جدید پیکجوں سے مختلف، EMIB سبسٹریٹ پر مبنی پیکیج ہے۔ چونکہ EMIB میں TSV نہیں ہے، اس لیے اسے XY جہاز کی توسیع کی بنیاد پر ایک جدید پیکیجنگ ٹیکنالوجی کے طور پر بھی درجہ بندی کیا گیا ہے۔ EMIB کا تصور سلکان انٹرپوزر پر مبنی 2.5D پیکیجنگ سے ملتا جلتا ہے، جو کہ سلیکون ویفرز کے ذریعے مقامی ہائی ڈینسٹی انٹرکنکشن ہے۔ روایتی 2.5 انچ پیکیجنگ کے مقابلے میں، EMIB ٹیکنالوجی میں عام پیکیجنگ پیداوار، اضافی عمل کی ضرورت نہیں، اور سادہ ڈیزائن کے فوائد ہیں کیونکہ کوئی TSV نہیں ہے۔ روایتی ایس او سی چپس، سی پی یو، جی پی یو، میموری کنٹرولر اور آئی او کنٹرولر صرف ایک عمل کے ذریعے تیار کیے جا سکتے ہیں۔ EMIB ٹکنالوجی کا استعمال کرتے ہوئے، CPU اور GPU اعلی عمل کی ضروریات رکھتے ہیں اور 10nm عمل استعمال کر سکتے ہیں۔ IO یونٹ اور کمیونیکیشن یونٹ 14nm عمل استعمال کر سکتے ہیں، اور میموری کا حصہ 22nm عمل استعمال کر سکتا ہے۔ EMIB جدید پیکیجنگ ٹیکنالوجی کا استعمال کرتے ہوئے، تین مختلف عملوں کو ایک پروسیسر میں ضم کیا جا سکتا ہے۔ نیچے دی گئی تصویر EMIB کا اسکیمیٹک ڈایاگرام ہے۔    

Compared with silicon interposers, EMIB silicon wafers are smaller, more flexible, and more economical. EMIB packaging technology can package CPU, IO, GPU and even FPGA, AI and other chips together as needed. It can package chips of 10nm, 14nm, 22nm and other different processes together into a single chip to meet the needs of flexible business.

Through EMIB, the KBL-G platform integrates Intel Core processors and AMD Radeon RX Vega M GPUs. It combines the powerful computing capabilities of Intel processors with the excellent graphics capabilities of AMD GPUs, and has an excellent cooling experience. This chip made history and brought product experience to a new level.

   Z-axis توسیع کی بنیاد پر اعلی درجے کی پیکیجنگ ٹیکنالوجی  

Z-axis توسیع پر مبنی اعلی درجے کی پیکیجنگ ٹیکنالوجی بنیادی طور پر سگنل کی توسیع اور باہمی ربط کے لیے TSV کا استعمال کرتی ہے۔ TSV کو 2.5D TSV اور 3D TSV میں تقسیم کیا جا سکتا ہے۔ TSV ٹیکنالوجی کے ذریعے، ایک سے زیادہ چپس کو عمودی طور پر اسٹیک اور آپس میں جوڑا جا سکتا ہے۔

3D TSV ٹیکنالوجی میں، چپس ایک دوسرے کے بہت قریب ہوتے ہیں، اس لیے کم تاخیر ہوگی۔ اس کے علاوہ، آپس میں جڑی ہوئی مختصر لمبائی متعلقہ پرجیوی اثرات کو کم کر سکتی ہے، جس سے آلہ زیادہ فریکوئنسیوں پر چل سکتا ہے، جو کارکردگی میں بہتری اور لاگت میں زیادہ کمی کا ترجمہ کرتا ہے۔ TSV ٹیکنالوجی سہ جہتی پیکیجنگ کے لیے ایک کلیدی ٹیکنالوجی ہے۔ سیمی کنڈکٹر انٹیگریٹڈ مینوفیکچررز، انٹیگریٹڈ سرکٹ مینوفیکچرنگ فاؤنڈریز، پیکیجنگ فاؤنڈریز، ابھرتی ہوئی ٹیکنالوجی کے ڈویلپرز، یونیورسٹیاں اور تحقیقی ادارے، اور ٹیکنالوجی کے اتحاد سمیت تحقیقی اداروں نے TSV کے عمل پر مختلف تحقیق اور ترقی کی ہے۔ اس کے علاوہ، قارئین کو یہ نوٹ کرنے کی ضرورت ہے کہ اگرچہ Z-axis ایکسٹینشن پر مبنی جدید پیکیجنگ ٹیکنالوجی بنیادی طور پر TSV کے ذریعے سگنل کی توسیع اور باہمی ربط کا کام کرتی ہے، RDL بھی ناگزیر ہے۔ مثال کے طور پر، اگر اوپری اور نچلے چپس کے TSVs کو سیدھ میں نہیں لایا جا سکتا ہے، تو RDL کے ذریعے مقامی انٹرکنکشن کی ضرورت ہے۔    5۔ CoWoS
CoWoS (Chip-on-wafer-on-Substrate) ایک 2.5D پیکیجنگ ٹیکنالوجی ہے جسے TSMC نے شروع کیا ہے۔ CoWoS چپ کو سلکان اڈاپٹر بورڈ (انٹرپوزر) پر پیک کرتا ہے، آپس میں جڑنے کے لیے سلکان اڈاپٹر بورڈ پر ہائی ڈینسٹی وائرنگ کا استعمال کرتا ہے، اور پھر اسے پیکیجنگ سبسٹریٹ پر انسٹال کرتا ہے، جیسا کہ نیچے دی گئی تصویر میں دکھایا گیا ہے۔

CoWoS اور پہلے ذکر کردہ معلومات دونوں TSMC سے ہیں۔ CoWoS کے پاس سلکان انٹرپوزر ہے، لیکن InFO میں نہیں ہے۔ CoWoS کا مقصد اعلیٰ درجے کی مارکیٹ ہے، جس میں نسبتاً بڑی تعداد میں کنکشنز اور پیکیج سائز ہیں۔ InFO کا مقصد ایک چھوٹے پیکج کے سائز اور کم تعداد میں کنکشنز کے ساتھ سرمایہ کاری مؤثر مارکیٹ ہے۔

TSMC نے 2012 میں CoWoS کی بڑے پیمانے پر پیداوار شروع کی۔ اس ٹیکنالوجی کے ذریعے، ایک سے زیادہ چپس کو ایک ساتھ پیک کیا جاتا ہے اور اعلی کثافت سلکان انٹرپوزر کے ذریعے ایک دوسرے سے منسلک کیا جاتا ہے، جس سے چھوٹے پیکیج سائز، اعلی کارکردگی، کم بجلی کی کھپت، اور کم پن کے اثرات حاصل ہوتے ہیں۔

CoWoS technology is widely used. Nvidia's GP100 and the Google chip TPU2.0 behind AlphaGo that defeated Ke Jie all use CoWoS technology. Artificial intelligence AI also has CoWoS contributions. Currently, CoWoS has received support from high-end chip manufacturers such as NVIDIA, AMD, Google, XilinX, and Huawei HiSilicon.

6۔ ایچ بی ایمHBM (High-Bandwidth Memory) ہائی بینڈوتھ میموری، بنیادی طور پر ہائی اینڈ گرافکس کارڈ مارکیٹ کو نشانہ بنایا جاتا ہے۔ HBM 3D TSV اور 2.5D TSV ٹیکنالوجی کا استعمال کرتا ہے تاکہ 3D TSV کے ذریعے ایک سے زیادہ میموری چپس کو ایک ساتھ اسٹیک کیا جا سکے، اور کیریئر بورڈ پر اسٹیک شدہ میموری چپس اور GPUs کو آپس میں جوڑنے کے لیے 2.5D TSV ٹیکنالوجی کا استعمال کرتا ہے۔ نیچے دی گئی تصویر HBM ٹیکنالوجی کا اسکیمیٹک خاکہ دکھاتی ہے۔

HBM کے فی الحال تین ورژن ہیں، یعنی HBM, HBM2 اور HBM2E، بالترتیب 128 GBps/Stack، 256 GBps/Stack اور 307 GBps/Stack کی بینڈوتھ کے ساتھ۔ تازہ ترین HBM3 ابھی بھی ترقی کے مراحل میں ہے۔ HBM معیار کو AMD، NVIDIA اور Hynix نے فروغ دیا ہے۔ AMD اپنے فلیگ شپ گرافکس کارڈ میں HBM معیار استعمال کرنے والا پہلا شخص تھا، جس کی میموری بینڈوڈتھ 512 GBps تک تھی۔ NVIDIA نے اس کی پیروی کی اور 1TBps کی میموری بینڈوڈتھ حاصل کرنے کے لیے HBM معیار کا استعمال کیا۔ DDR5 کے مقابلے میں، HBM کی کارکردگی 3 گنا سے زیادہ بہتر ہوئی ہے، لیکن بجلی کی کھپت میں 50% کی کمی واقع ہوئی ہے۔  7۔ ایچ ایم سیHMC (ہائبرڈ میموری کیوب) ہائبرڈ سٹوریج کیوب، اس کے معیار کو بنیادی طور پر مائکرون نے فروغ دیا ہے، اور اس کا ہدف مارکیٹ اعلیٰ درجے کی سرور مارکیٹ ہے، خاص طور پر ملٹی پروسیسر فن تعمیر کے لیے۔ HMC زیادہ میموری بینڈوڈتھ حاصل کرنے کے لیے اسٹیک شدہ DRAM چپس کا استعمال کرتا ہے۔ اس کے علاوہ، HMC میموری کنٹرولر کو 3D TSV انٹیگریشن ٹیکنالوجی کے ذریعے DRAM اسٹیک پیکج میں ضم کرتا ہے۔ نیچے دی گئی تصویر HMC ٹیکنالوجی کا اسکیمیٹک خاکہ دکھاتی ہے۔

Comparing HBM and HMC, we can see that they are very similar. Both DRAM chips are stacked and interconnected through 3D TSV, and there are logic control chips underneath. The difference between the two is: HBM is interconnected through Interposer and GPU, while HMC is installed directly on Substrate, lacking Interposer and 2.5D TSV in the middle. In the HMC stack, the diameter of 3D TSV is about 5~6um, and the number exceeds 2000+. DRAM chips are usually thinned to 50um, and the chips are connected through 20um MicroBump. In the past, memory controllers were built into the processor, so in high-end servers, when a large number of memory modules need to be used, the design of the memory controller is very complex. Now that the memory controller is integrated into the memory module, the design of the memory controller is greatly simplified. In addition, HMC uses a high-speed serial interface (SerDes) to implement a high-speed interface, which is suitable for situations where the processor and memory are far apart.  8. وائڈ-IOWide-IO (وائیڈ ان پٹ آؤٹ پٹ) براڈ بینڈ ان پٹ اور آؤٹ پٹ ٹیکنالوجی کو بنیادی طور پر سام سنگ نے فروغ دیا ہے۔ اب یہ دوسری نسل تک پہنچ چکا ہے۔ یہ 512 بٹ تک میموری انٹرفیس کی چوڑائی حاصل کرسکتا ہے۔ میموری انٹرفیس آپریٹنگ فریکوئنسی 1GHz تک پہنچ سکتی ہے۔ کل میموری بینڈوڈتھ 68GBps تک پہنچ سکتی ہے، جو DDR4 انٹرفیس (34GBps) کی بینڈوتھ کا دوگنا ہے۔ Wide-IO کو Logic چپ پر میموری چپ کو اسٹیک کرکے لاگو کیا جاتا ہے۔ میموری چپ 3D TSV کے ذریعے لاجک چپ اور سبسٹریٹ سے منسلک ہے، جیسا کہ نیچے دی گئی تصویر میں دکھایا گیا ہے۔

Wide-IO میں TSV فن تعمیر کے عمودی اسٹیکنگ پیکیجنگ فوائد ہیں، جو موبائل آلات جیسے اسمارٹ فونز، ٹیبلٹس، اور ہینڈ ہیلڈ گیم کنسولز کی ضروریات کو پورا کرنے کے لیے رفتار، صلاحیت اور طاقت کی خصوصیات کے ساتھ موبائل میموریز بنانے میں مدد کرتا ہے۔ اس کا بنیادی ہدف مارکیٹ موبائل ڈیوائسز ہیں جن میں کم بجلی کی کھپت کی ضرورت ہوتی ہے۔  9. فووروسپہلے متعارف کرائی گئی EMIB ایڈوانس پیکیجنگ کے علاوہ، Intel نے Foveros ایکٹو آن بورڈ ٹیکنالوجی بھی لانچ کی۔ Intel کی ٹیکنالوجی کے تعارف میں، Foveros کو متضاد انضمام کے لیے 3D Face to Face Chip Stack کہا جاتا ہے، ایک تین جہتی آمنے سامنے متضاد مربوط چپ اسٹیک۔ EMIB اور Foveros کے درمیان فرق یہ ہے کہ سابقہ ​​ایک 2D پیکیجنگ ٹیکنالوجی ہے، جبکہ مؤخر الذکر ایک 3D اسٹیکنگ پیکیجنگ ٹیکنالوجی ہے۔ 2D EMIB پیکیجنگ کے طریقے کے مقابلے میں، Foveros چھوٹے سائز کی مصنوعات یا اعلی میموری بینڈوڈتھ کی ضروریات کے ساتھ مصنوعات کے لیے زیادہ موزوں ہے۔ درحقیقت، EMIB اور Foveros کے درمیان چپ کی کارکردگی اور افعال کے لحاظ سے زیادہ فرق نہیں ہے۔ وہ دونوں مختلف کردار ادا کرنے کے لیے مختلف خصوصیات اور افعال کے چپس کو مربوط کرتے ہیں۔ تاہم، سائز اور بجلی کی کھپت کے لحاظ سے، Foveros 3D اسٹیکنگ کے فوائد سامنے آئے ہیں۔ Foveros کے ذریعہ منتقل کردہ ڈیٹا کے ہر بٹ کی طاقت بہت کم ہے۔ فووروس ٹیکنالوجی کو بمپ اسپیسنگ میں کمی، کثافت میں اضافہ اور چپ اسٹیکنگ ٹیکنالوجی سے نمٹنا پڑتا ہے۔ نیچے دی گئی تصویر Foveros 3D پیکیجنگ ٹیکنالوجی کا اسکیمیٹک خاکہ دکھاتی ہے۔

LakeField، پہلی Foveros 3D اسٹیک شدہ مدر بورڈ چپ، 10nm آئس لیک پروسیسر اور 22nm کور کو مربوط کرتی ہے۔ اس میں پی سی کے مکمل افعال ہیں لیکن اس کا سائز صرف چند سینٹ ہے۔ اگرچہ Foveros ایک زیادہ جدید 3D پیکیجنگ ٹیکنالوجی ہے، لیکن یہ EMIB کا متبادل نہیں ہے۔ انٹیل ان دونوں کو بعد کے مینوفیکچرنگ میں یکجا کرے گا۔  10. Co-EMIB（Foveros + EMIB）Co-EMIB EMIB اور Foveros کا مجموعہ ہے۔ EMIB بنیادی طور پر افقی رابطوں کے لیے ذمہ دار ہے، جس سے مختلف کور والی چپس کو ایک پزل کی طرح ایک ساتھ جوڑا جا سکتا ہے۔ فووروس عمودی طور پر اسٹیک کیا جاتا ہے، بالکل اسی طرح جیسے اونچی عمارت بنانا۔ ہر منزل کا ڈیزائن بالکل مختلف ہو سکتا ہے۔ مثال کے طور پر، پہلی منزل ایک جم ہے، دوسری منزل ایک دفتر کی عمارت ہے، اور تیسری منزل ایک اپارٹمنٹ ہے۔ پیکیجنگ ٹکنالوجی جو EMIB اور Foveros کو یکجا کرتی ہے اسے Co-EMIB کہا جاتا ہے، جو چپ بنانے کا ایک زیادہ لچکدار طریقہ ہے جو چپس کو اسٹیک ہونے کے دوران افقی طور پر کٹے رہنے کی اجازت دیتا ہے۔ لہذا، یہ ٹیکنالوجی ایک سے زیادہ 3D Foveros چپس کو EMIB کے ذریعے ایک ساتھ جوڑ کر ایک بڑا چپ سسٹم بنا سکتی ہے۔ ذیل میں دی گئی تصویر Co-EMIB ٹیکنالوجی کا اسکیمیٹک خاکہ ہے۔

Co-EMIB پیکیجنگ ٹیکنالوجی ایک چپ کے مقابلے کارکردگی فراہم کر سکتی ہے۔ اس ٹیکنالوجی کو حاصل کرنے کی کلید ODI (Omni-Directional Interconnect) omnidirectional interconnect ٹیکنالوجی ہے۔ ون ڈے کی دو مختلف اقسام ہیں۔ لفٹ کی قسم کے کنکشن کے علاوہ جو مختلف تہوں کو جوڑتے ہیں، ایسے اوور پاسز بھی ہیں جو مختلف تین جہتی ڈھانچے کو جوڑتے ہیں، نیز تہوں کے درمیان میزانائنز بھی ہیں، جو مختلف چپ کے امتزاج کو انتہائی زیادہ لچکدار ہونے کی اجازت دیتے ہیں۔ ODI پیکیجنگ ٹیکنالوجی چپس کو افقی اور عمودی دونوں طرح کے باہمی ربط حاصل کرنے کی اجازت دیتی ہے۔

Co-EMIB ایک نیا 3D + 2D پیکیجنگ طریقہ استعمال کرتا ہے تاکہ چپ ڈیزائن کی سوچ کو ماضی کے فلیٹ پزل سے اسٹیکنگ بلاکس میں تبدیل کیا جا سکے۔ لہذا، کوانٹم کمپیوٹنگ جیسے انقلابی نئے کمپیوٹنگ فن تعمیر کے علاوہ، CO-EMIB کو موجودہ کمپیوٹنگ فن تعمیر اور ماحولیاتی نظام کو برقرار رکھنے اور جاری رکھنے کا بہترین عمل کہا جا سکتا ہے۔

11۔ایس او آئی سی

SoIC، جسے TSMC-SoIC بھی کہا جاتا ہے، ایک نئی ٹیکنالوجی ہے جو TSMC - System-on-Integrated-Chips کی تجویز کردہ ہے۔ توقع ہے کہ TSMC کی SoIC ٹیکنالوجی 2021 میں بڑے پیمانے پر تیار کی جائے گی۔ SoIC دراصل کیا ہے؟ نام نہاد SoIC ایک جدید ملٹی چپ اسٹیک ٹیکنالوجی ہے جو 10 نینو میٹر سے نیچے ویفر کی سطح پر عمل کو مربوط کر سکتی ہے۔ اس ٹکنالوجی کی سب سے نمایاں خصوصیت نو-بمپ بانڈنگ ڈھانچہ ہے، جس کے نتیجے میں انضمام کی کثافت اور بہتر آپریٹنگ کارکردگی ہوتی ہے۔ SoIC میں دو تکنیکی شکلیں شامل ہیں: CoW (Chip-on-wafer) اور WoW (Wafer-on-wafer)۔ TSMC کی تفصیل سے، SoIC WoW wafer to wafer یا CoW chip to wafer کی براہ راست بانڈنگ (Bonding) ٹیکنالوجی ہے، جس کا تعلق Front-end 3D ٹیکنالوجی (FE 3D) سے ہے، جب کہ مذکورہ InFO اور CoWoS کا تعلق Back-end 3D ٹیکنالوجی (BE 3D) سے ہے۔ TSMC اور Siemens EDA (Mentor) SoIC ٹیکنالوجی پر تعاون کرتے ہیں اور متعلقہ ڈیزائن اور تصدیقی ٹولز لانچ کرتے ہیں۔ نیچے دی گئی تصویر 3D IC اور SoIC انضمام کا موازنہ ہے۔

خاص طور پر، SoIC اور 3D IC کے مینوفیکچرنگ کے عمل کچھ یکساں ہیں۔ SoIC کی کلید بغیر کسی رکاوٹ کے مشترکہ ڈھانچے کو حاصل کرنا ہے، اور اس کی TSV کثافت بھی روایتی 3D IC سے زیادہ ہے۔ ملٹی لیئر چپس کے درمیان باہمی ربط کا براہ راست احساس انتہائی چھوٹے TSV کے ذریعے ہوتا ہے۔ جیسا کہ اوپر کی تصویر میں دکھایا گیا ہے، یہ 3D IC اور SoIC میں TSV کثافت اور ٹکرانے کے سائز کا موازنہ ہے۔ یہ دیکھا جا سکتا ہے کہ SoIC کی TSV کثافت 3D IC کی نسبت بہت زیادہ ہے۔ ایک ہی وقت میں، اس کے چپس کے درمیان باہم ربط بھی بغیر ٹکرانے والی ڈائریکٹ بانڈنگ ٹیکنالوجی کا استعمال کرتا ہے۔ چپ کا وقفہ چھوٹا ہے اور انضمام کی کثافت زیادہ ہے۔ لہذا، اس کی مصنوعات میں روایتی 3D IC سے زیادہ فعال کثافت بھی ہے۔  12۔ ایکس کیوبX-Cube (Extended-Cube) ایک 3D انٹیگریشن ٹیکنالوجی ہے جس کا سام سنگ نے اعلان کیا ہے جو چھوٹی جگہ میں زیادہ میموری کو ایڈجسٹ کر سکتی ہے اور یونٹس کے درمیان سگنل کا فاصلہ کم کر سکتی ہے۔ X-Cube کو ایسے عمل میں استعمال کیا جاتا ہے جن کے لیے اعلیٰ کارکردگی اور بینڈوتھ کی ضرورت ہوتی ہے، جیسے کہ 5G، مصنوعی ذہانت، اور پہننے کے قابل یا موبائل آلات اور ایپلی کیشنز جن کے لیے اعلیٰ کمپیوٹنگ پاور کی ضرورت ہوتی ہے۔ X-Cube SRAM کو منطقی خلیات کے اوپر اسٹیک کرنے کے لیے TSV ٹیکنالوجی کا استعمال کرتا ہے، جو ایک چھوٹی جگہ میں زیادہ میموری کو ایڈجسٹ کر سکتا ہے۔ جیسا کہ X-Cube ٹیکنالوجی کے مظاہرے سے دیکھا جا سکتا ہے، ایک سے زیادہ چپس، X-Cube کے پچھلے 2D متوازی پیکیجنگ کے برعکس؟ 3D پیکیجنگ ایک سے زیادہ چپس کو اسٹیک اور پیک کرنے کی اجازت دیتی ہے، تیار شدہ چپ کی ساخت کو مزید کمپیکٹ بناتی ہے۔ TSV ٹیکنالوجی کا استعمال چپس کو جوڑنے کے لیے کیا جاتا ہے، جو ٹرانسمیشن کی شرح میں اضافہ کرتے ہوئے بجلی کی کھپت کو کم کرتی ہے۔ یہ ٹیکنالوجی انتہائی جدید شعبوں میں استعمال کی جائے گی جیسے 5G، AI، AR، HPC، موبائل چپس، اور VR۔

X-Cube technology significantly shortens the signal transmission distance between chips, increases data transmission speed, reduces power consumption, and can also customize memory bandwidth and density according to customer needs. At present, X-Cube technology can already support 7nm and 5nm processes. Samsung will continue to cooperate with global semiconductor companies to deploy this technology in a new generation of high-performance chips.  
    مختصر  اعلی درجے کی پیکیجنگ ٹیکنالوجیاس مضمون میں، ہم آج کی 12 اہم ترین جدید ترین پیکیجنگ ٹیکنالوجیز کو بیان کرتے ہیں۔ مندرجہ ذیل جدول ان مین اسٹریم ایڈوانس پیکیجنگ ٹیکنالوجیز کا افقی موازنہ ہے۔

موازنہ سے، ہم دیکھ سکتے ہیں کہ جدید پیکیجنگ کا ظہور اور تیز رفتار ترقی بنیادی طور پر پچھلے 10 سالوں میں ہوئی ہے۔ اس کی انٹیگریشن ٹیکنالوجی میں بنیادی طور پر 2D، 2.5D، 3D، 3D+2D، 3D+2.5D شامل ہیں۔ فعال کثافت میں کم، درمیانے، اعلی اور انتہائی اعلی بھی شامل ہیں۔ ایپلیکیشن کے شعبوں میں یہ 5G، AI، پہننے کے قابل آلات، موبائل آلات، اعلی کارکردگی والے سرورز، اعلیٰ کارکردگی والے کمپیوٹنگ، اعلیٰ کارکردگی والے گرافکس کارڈز اور دیگر شعبوں کا احاطہ کرتا ہے۔ اہم ایپلی کیشن مینوفیکچررز میں معروف چپ مینوفیکچررز جیسے TSMC، Intel، اور SAMSUNG شامل ہیں، جو جدید پیکیجنگ اور چپ مینوفیکچرنگ کے انضمام کے رجحان کی بھی عکاسی کرتے ہیں۔

آخر میں، ہم خلاصہ کرتے ہیں: اعلی درجے کی پیکیجنگ کا مقصد ہے:

فنکشنل کثافت کو بہتر بنائیں، انٹر کنکشن کی لمبائی کو کم کریں، سسٹم کی کارکردگی کو بہتر بنائیں، اور بجلی کی مجموعی کھپت کو کم کریں۔

اعلی درجے کی پیکیجنگ EDA ٹولز کے لیے نئی ضروریات کو بھی آگے بڑھاتی ہے۔ EDA ٹولز کو FIWLP، FOWLP، 2.5DTSV اور 3D TSV ڈیزائن کے ساتھ ساتھ ملٹی سبسٹریٹ ڈیزائن کو سپورٹ کرنے کی ضرورت ہے۔ چونکہ سلکان انٹرپوزر اور پیکیجنگ سبسٹریٹ (سبسٹریٹ) اکثر ایک پروڈکٹ میں ایک ساتھ مربوط ہوتے ہیں، بڑی EDA کمپنیوں نے جدید پیکیجنگ کے ڈیزائن اور تصدیق کے لیے نئے ٹولز شروع کیے ہیں، جن میں Synopsys، Cadence، Siemens EDA (Mentor) فعال طور پر شامل ہیں۔

نیچے دی گئی تصویر سیمنز EDA XPD ٹول کے جدید پیکیجنگ ڈیزائن کا اسکرین شاٹ دکھاتی ہے۔ ڈیزائن میں 3D TSV اور 2.5D TSV ڈیزائن، انٹرپوزر، سبسٹریٹ، فلپ چِپ، مائیکروبمپ، BGA اور دیگر عناصر شامل ہیں، جو EDA ٹول میں تفصیلی اور درست طریقے سے جھلکتے ہیں۔ اعلی درجے کی پیکیجنگ کے تفصیلی ڈیزائن کے طریقوں کے لیے، براہ کرم مستقبل قریب میں شائع ہونے والی نئی کتاب "Microsystems Based on SiP Technology" سے رجوع کریں۔

عام جدید پیکیجنگ ڈیزائن (سیمنز ای ڈی اے ایکس پی ڈی ڈیزائن اسکرین شاٹ)

ڈس کلیمر: یہ مضمون "SiP اور ایڈوانسڈ پیکیجنگ ٹیکنالوجی" سے دوبارہ تیار کیا گیا ہے، جو املاک دانش کے حقوق کے تحفظ کی حمایت کرتا ہے۔ براہ کرم دوبارہ پرنٹ کے اصل ماخذ اور مصنف کی نشاندہی کریں۔ اگر کوئی خلاف ورزی ہوتی ہے تو اسے حذف کرنے کے لیے ہم سے رابطہ کریں۔

کمپنی کا فون نمبر: +86-0755-83044319
فیکس/FAX: +86-0755-83975897
ای میل: 1615456225@qq.com
QQ: 3518641314 منیجر لی

QQ: 332496225 منیجر Qiu

پتہ: کمرہ 809، بلڈنگ سی، ژانتاو ٹیکنالوجی بلڈنگ، نمبر 1079 منزی ایونیو، لونگہوا نیو ڈسٹرکٹ، شینزین