มีเหตุผลทางประวัติศาสตร์ที่ทำให้เทคโนโลยีหนึ่งๆ กลายมาเป็นที่รู้จักกันดีจากแวดวงวิชาชีพที่ค่อนข้างแคบ และมันก็แยกไม่ออกจากการส่งเสริมของบริษัทที่มีชื่อเสียง Apple เป็นบริษัทที่นำ SiP มาสู่สาธารณชน และเป็นเพราะ TSMC ที่ทำให้เทคโนโลยีบรรจุภัณฑ์ขั้นสูงได้รับความสนใจจากสาธารณชนอย่างกว้างขวาง Apple กล่าวว่า iWatch ของตนใช้เทคโนโลยี SiP และ SiP ก็เป็นที่รู้จักอย่างกว้างขวางตั้งแต่นั้นมา TSMC กล่าวว่านอกเหนือจากเทคโนโลยีขั้นสูงแล้ว ยังจำเป็นต้องมีเทคโนโลยีบรรจุภัณฑ์ขั้นสูงด้วย ดังนั้น เทคโนโลยีบรรจุภัณฑ์ขั้นสูงจึงถูกกล่าวถึงในอุตสาหกรรมว่ามีความสำคัญไม่แพ้เทคโนโลยีขั้นสูง ในช่วงไม่กี่ปีที่ผ่านมา เทคโนโลยีบรรจุภัณฑ์ขั้นสูงได้เกิดขึ้นอย่างต่อเนื่อง และมีคำศัพท์ใหม่ๆ เกิดขึ้นมากมาย ซึ่งอาจทำให้สับสนได้บ้าง ปัจจุบัน มีชื่อที่เกี่ยวข้องกับเทคโนโลยีบรรจุภัณฑ์ขั้นสูงอย่างน้อยหลายสิบชื่อที่สามารถนำมากล่าวถึงได้ ตัวอย่างเช่น: WLP (Wafer Level Package), FIWLP (Fan-in Wafer Level Package), FOWLP (Fan-Out Wafer Level Package), eWLB (embedded Wafer Level BallGrid Array), CSP (Chip Scale Package), WLCSP (Wafer Level Chip Scale Package), CoW (Chip on Wafer), WoW (Wafer on Wafer), FOPLP (Fan-Out Panel Level Package), InFO (Integrated Fan-Out), CoWoS (Chip-on-Wafer-on-Substrate), HBM (High-Bandwidth Memory), HMC (Hybrid MemoryCube), Wide-IO (Wide Input Output), EMIB (Embedded Multi-Die Interconnect Bridge), Foveros, Co-EMIB, ODI (Omni-Directional Interconnect), 3D IC, SoIC, X-Cube... เป็นต้น... เหล่านี้คือเทคโนโลยีการบรรจุภัณฑ์ขั้นสูง เราจะแยกแยะและทำความเข้าใจเทคโนโลยีการบรรจุภัณฑ์ขั้นสูงที่น่าทึ่งเหล่านี้ได้อย่างไร? นี่คือสิ่งที่บทความนี้ต้องการบอกผู้อ่าน ประการแรก เพื่อความสะดวกในการจำแนก เราแบ่งบรรจุภัณฑ์ขั้นสูงออกเป็นสองประเภท:① เทคโนโลยีบรรจุภัณฑ์ขั้นสูงบนพื้นฐานของการขยายระนาบ XYโดยส่วนใหญ่ผ่านทาง RDL สำหรับการขยายสัญญาณและการเชื่อมต่อระหว่างกัน② เทคโนโลยีการบรรจุภัณฑ์ขั้นสูงบนพื้นฐานของการขยายแกน Zโดยส่วนใหญ่ผ่านทาง TSV สำหรับการขยายสัญญาณและการเชื่อมต่อระหว่างกัน  
   อ้างอิงจากการขยายระนาบ XY เทคโนโลยีการบรรจุภัณฑ์ขั้นสูง
 

ระนาบ XY ในที่นี้หมายถึงแผ่นเวเฟอร์หรือระนาบ XY ของชิป คุณลักษณะเด่นของแพ็คเกจประเภทนี้คือไม่มีรูทะลุผ่านซิลิคอน (TSV) วิธีการหรือเทคโนโลยีการขยายสัญญาณส่วนใหญ่จะถูกนำไปใช้ผ่านชั้น RDL โดยปกติแล้วจะไม่มีซับสเตรต การเดินสาย RDL จะติดอยู่กับตัวซิลิคอนของชิปหรือบนส่วนขึ้นรูปเพิ่มเติม เนื่องจากผลิตภัณฑ์ที่บรรจุเสร็จแล้วไม่มีซับสเตรต แพ็คเกจดังกล่าวจึงค่อนข้างบางและปัจจุบันมีการใช้งานอย่างแพร่หลายในสมาร์ทโฟน

1.FOWLP

FOWLP (Fan-out Wafer Level Package) เป็นประเภทหนึ่งของ WLP (Wafer Level Package) ดังนั้นเราจึงต้องทำความเข้าใจเกี่ยวกับ WLP wafer level packaging ก่อน

ก่อนการเกิดขึ้นของเทคโนโลยี WLP ขั้นตอนการบรรจุภัณฑ์แบบดั้งเดิมส่วนใหญ่จะดำเนินการหลังจากตัดและหั่นแผ่นเวเฟอร์แล้ว โดยจะตัดและหั่นแผ่นเวเฟอร์ก่อน จากนั้นจึงบรรจุลงในรูปแบบต่างๆ

เทคโนโลยี WLP (Wafer-Level Packaging) เริ่มใช้กันประมาณปี 2000 มีสองประเภทคือ แบบ Fan-in (แบบอิน) และแบบ Fan-out (แบบเอาต์) การบรรจุภัณฑ์ระดับเวเฟอร์แบบ WLP แตกต่างจากการบรรจุภัณฑ์แบบดั้งเดิม ในกระบวนการบรรจุภัณฑ์ ส่วนใหญ่จะดำเนินการกับเวเฟอร์ กล่าวคือ การบรรจุภัณฑ์โดยรวม (Packaging) จะทำบนเวเฟอร์ และหลังจากบรรจุภัณฑ์เสร็จแล้วก็จะถูกตัดเป็นชิ้นๆ เนื่องจากถูกตัดเป็นชิ้นๆ หลังจากบรรจุภัณฑ์เสร็จแล้ว ขนาดของชิปที่บรรจุแล้วจึงเกือบเท่ากับขนาดของชิปเปล่า ดังนั้นจึงเรียกว่า CSP (Chip Scale Package) หรือ WLCSP (Wafer Level Chip Scale Packaging) การบรรจุภัณฑ์ประเภทนี้สอดคล้องกับแนวโน้มของตลาดผลิตภัณฑ์อิเล็กทรอนิกส์สำหรับผู้บริโภคที่มีน้ำหนักเบา ขนาดเล็ก สั้น และบาง มีค่าความจุและค่าเหนี่ยวนำปรสิตค่อนข้างน้อย และมีข้อดีคือต้นทุนต่ำและระบายความร้อนได้ดี

ในระยะแรก WLP ส่วนใหญ่ใช้รูปแบบ Fan-in ซึ่งอาจเรียกว่า Fan-in WLP หรือ FIWLP โดยส่วนใหญ่จะใช้ในชิปที่มีพื้นที่ขนาดเล็กและมีจำนวนขาไม่มาก

เมื่อเทคโนโลยี IC พัฒนาขึ้น พื้นที่ของชิปก็เล็กลง และพื้นที่ชิปนั้นไม่สามารถรองรับจำนวนขาได้เพียงพอ ดังนั้นจึงมีการคิดค้นรูปแบบบรรจุภัณฑ์ Fan-Out WLP หรือ FOWLP ขึ้นมา ซึ่งใช้ประโยชน์จาก RDL อย่างเต็มที่สำหรับการเชื่อมต่อภายนอกพื้นที่ชิปเพื่อให้ได้จำนวนขามากขึ้น

ในกระบวนการ FOWLP เนื่องจาก RDL และ Bump จะต้องถูกต่อออกไปยังบริเวณรอบนอกของแผ่นเวเฟอร์เปล่า จึงจำเป็นต้องทำการตัดและแบ่งแผ่นเวเฟอร์เปล่าออกก่อน จากนั้นจึงนำแผ่นเวเฟอร์เปล่าแต่ละส่วนมาประกอบใหม่ลงในกระบวนการผลิตเวเฟอร์ โดยอาศัยกระบวนการผลิตแบบกลุ่มและการเชื่อมต่อสายไฟด้วยโลหะ จึงได้แพ็คเกจสุดท้าย กระบวนการห่อหุ้มแบบ FOWLP แสดงอยู่ในรูปด้านล่าง

FOWLP ได้รับการสนับสนุนจากหลายบริษัท และแต่ละบริษัทก็มีวิธีการตั้งชื่อที่แตกต่างกัน รูปด้านล่างแสดง FOWLP ที่จัดทำโดยบริษัทหลักๆ

ไม่ว่าจะใช้ Fan-in หรือ Fan-out การเชื่อมต่อระหว่างบรรจุภัณฑ์ระดับเวเฟอร์ WLP กับ PCB จะอยู่ในรูปแบบของฟลิปชิป ด้านที่ใช้งานของชิปจะหันลงไปทางแผงวงจรพิมพ์ ซึ่งสามารถทำให้เส้นทางไฟฟ้าสั้นที่สุด ส่งผลให้ความเร็วสูงขึ้นและลดผลกระทบจากพาราสิตได้ ในทางกลับกัน เนื่องจากการใช้บรรจุภัณฑ์แบบกลุ่ม ทำให้สามารถบรรจุเวเฟอร์ทั้งหมดได้ในครั้งเดียว และการลดต้นทุนก็เป็นอีกแรงผลักดันสำคัญสำหรับบรรจุภัณฑ์ระดับเวเฟอร์  2.ข้อมูลInFO (Integrated Fan-out) เป็นเทคโนโลยีการบรรจุภัณฑ์ FOWLP ขั้นสูงที่พัฒนาโดย TSMC ในปี 2017 เป็นการผสมผสานกระบวนการ FOWLP เข้าด้วยกัน และสามารถเข้าใจได้ว่าเป็นการผสมผสานกระบวนการ Fan-Out สำหรับชิปหลายตัว ในขณะที่ FOWLP เน้นที่กระบวนการบรรจุภัณฑ์ Fan-Out เอง InFO ให้พื้นที่สำหรับการผสมผสานชิปหลายตัว และสามารถนำไปใช้กับการบรรจุภัณฑ์ชิปคลื่นความถี่วิทยุและไร้สาย ชิปประมวลผลและเบสแบนด์ ชิปประมวลผลกราฟิก และชิปเครือข่าย ภาพด้านล่างเป็นแผนภาพเปรียบเทียบระหว่าง FIWLP, FOWLP และ InFO

ในช่วงแรก หน่วยประมวลผลของ iPhone จาก Apple นั้นผลิตโดย Samsung แต่ต่อมา TSMC ได้รับคำสั่งผลิตหน่วยประมวลผล iPhone ถึงสองรุ่น โดยเริ่มจาก Apple A11 หนึ่งในปัจจัยสำคัญคือเทคโนโลยีการบรรจุภัณฑ์แบบใหม่ของ TSMC ที่เรียกว่า InFO ซึ่งช่วยให้ชิปสามารถเชื่อมต่อกันได้โดยตรง ลดความหนา และประหยัดพื้นที่อันมีค่าสำหรับแบตเตอรี่หรือชิ้นส่วนอื่นๆ

Apple เริ่มใช้เทคโนโลยีการบรรจุภัณฑ์แบบ InFO กับ iPhone 7 และจะยังคงใช้ต่อไป iPhone 8, iPhone X และโทรศัพท์มือถือรุ่นอื่นๆ ในอนาคตก็จะเริ่มใช้เทคโนโลยีนี้เช่นกัน การร่วมมือกันระหว่าง Apple และ TSMC ได้เปลี่ยนแปลงสถานะการใช้งานของเทคโนโลยี FOWLP และจะทำให้ตลาดค่อยๆ ยอมรับและนำเทคโนโลยีการบรรจุภัณฑ์ FOWLP (InFO) ไปใช้อย่างแพร่หลายมากขึ้น  3.FOLPFOPLP (Fan-out Panel Level Package) คือเทคโนโลยีการบรรจุภัณฑ์ระดับแผง (Panel Level Packaging) ที่ต่อยอดมาจากแนวคิดและเทคโนโลยีของ FOWLP แต่ใช้แผงขนาดใหญ่กว่า ทำให้สามารถผลิตสินค้าบรรจุภัณฑ์ได้ในปริมาณมากหลายเท่าของชิปเวเฟอร์ซิลิคอนขนาด 300 มม. เทคโนโลยี FOPLP เป็นส่วนขยายของเทคโนโลยี FOWLP โดยทำการกระจายสัญญาณ (Fan-Out) บนแผงตัวนำขนาดใหญ่รูปสี่เหลี่ยมจัตุรัส จึงเรียกว่าเทคโนโลยีการบรรจุภัณฑ์ FOPLP แผงตัวนำนี้อาจเป็นแผงตัวนำ PCB หรือแผงตัวนำกระจกสำหรับแผง LCD ปัจจุบัน FOPLP ใช้แผงตัวนำ PCB ขนาด 24-18 นิ้ว (610-457 มม.) ซึ่งมีพื้นที่ประมาณ 4 เท่าของเวเฟอร์ซิลิคอนขนาด 300 มม. ดังนั้นจึงสามารถมองได้ว่าเป็นกระบวนการเดียวที่สามารถผลิตสินค้าบรรจุภัณฑ์ขั้นสูงในปริมาณมากที่มีขนาดใหญ่กว่าเวเฟอร์ซิลิคอนขนาด 300 มม. ถึง 4 เท่า เช่นเดียวกับกระบวนการ FOWLP เทคโนโลยี FOPLP สามารถบูรณาการกระบวนการส่วนหน้าและส่วนหลังของการบรรจุภัณฑ์ได้ อาจมองได้ว่าเป็นกระบวนการบรรจุภัณฑ์แบบครั้งเดียว ดังนั้นจึงสามารถลดต้นทุนการผลิตและวัสดุได้อย่างมาก ภาพด้านล่างแสดงการเปรียบเทียบระหว่าง FOWLP และ FOPLP

FOPLP ใช้เทคโนโลยีการผลิต PCB ในการผลิต RDL โดยความกว้างและระยะห่างของเส้นในปัจจุบันมากกว่า 10 ไมโครเมตร และใช้เครื่องจักร SMT ในการติดตั้งชิปและชิ้นส่วนอิเล็กทรอนิกส์ เนื่องจากพื้นที่แผงมีขนาดใหญ่กว่าพื้นที่เวเฟอร์มาก จึงสามารถบรรจุผลิตภัณฑ์ได้มากขึ้นในคราวเดียว เมื่อเทียบกับ FOWLP แล้ว FOPLP มีข้อได้เปรียบด้านต้นทุนมากกว่า ปัจจุบัน บริษัทผู้ผลิตบรรจุภัณฑ์รายใหญ่ทั่วโลก รวมถึง Samsung Electronics และ ASE กำลังลงทุนในเทคโนโลยีการผลิต FOPLP อย่างจริงจัง  4.EMIBEMIB (Embedded Multi-Die Interconnect Bridge) คือเทคโนโลยีการบรรจุภัณฑ์ขั้นสูงแบบเชื่อมต่อชิปหลายตัวแบบฝังตัว ซึ่ง Intel ได้เสนอและนำไปใช้อย่างจริงจัง แตกต่างจากเทคโนโลยีการบรรจุภัณฑ์ขั้นสูงทั้งสามแบบที่กล่าวถึงก่อนหน้านี้ EMIB เป็นบรรจุภัณฑ์แบบใช้ซับสเตรต เนื่องจาก EMIB ไม่มี TSV จึงจัดเป็นเทคโนโลยีการบรรจุภัณฑ์ขั้นสูงแบบขยายระนาบ XY แนวคิดของ EMIB คล้ายกับการบรรจุภัณฑ์แบบ 2.5D ที่ใช้ซิลิคอนอินเตอร์โพเซอร์ ซึ่งเป็นการเชื่อมต่อความหนาแน่นสูงเฉพาะจุดผ่านแผ่นเวเฟอร์ซิลิคอน เมื่อเทียบกับการบรรจุภัณฑ์แบบ 2.5 นิ้วแบบดั้งเดิม เทคโนโลยี EMIB มีข้อดีคือ ผลผลิตการบรรจุภัณฑ์ปกติ ไม่จำเป็นต้องมีกระบวนการเพิ่มเติม และการออกแบบที่เรียบง่ายเนื่องจากไม่มี TSV ชิป SoC แบบดั้งเดิม เช่น CPU, GPU, ตัวควบคุมหน่วยความจำ และตัวควบคุม IO สามารถผลิตได้โดยใช้กระบวนการเดียวเท่านั้น แต่ด้วยเทคโนโลยี EMIB CPU และ GPU มีความต้องการกระบวนการสูงและสามารถใช้กระบวนการ 10 นาโนเมตรได้ หน่วย IO และหน่วยสื่อสารสามารถใช้กระบวนการ 14 นาโนเมตร และส่วนหน่วยความจำสามารถใช้กระบวนการ 22 นาโนเมตรได้ ด้วยเทคโนโลยีการบรรจุภัณฑ์ขั้นสูง EMIB ทำให้สามารถรวมกระบวนการที่แตกต่างกันสามอย่างเข้าไว้ในโปรเซสเซอร์เดียวได้ ภาพด้านล่างเป็นแผนภาพแสดงโครงสร้างของ EMIB    

Compared with silicon interposers, EMIB silicon wafers are smaller, more flexible, and more economical. EMIB packaging technology can package CPU, IO, GPU and even FPGA, AI and other chips together as needed. It can package chips of 10nm, 14nm, 22nm and other different processes together into a single chip to meet the needs of flexible business.

ด้วยเทคโนโลยี EMIB แพลตฟอร์ม KBL-G ผสานรวมโปรเซสเซอร์ Intel Core และ GPU AMD Radeon RX Vega M เข้าด้วยกัน โดยผสานรวมความสามารถในการประมวลผลอันทรงพลังของโปรเซสเซอร์ Intel เข้ากับความสามารถด้านกราฟิกที่ยอดเยี่ยมของ GPU AMD และยังมอบประสบการณ์การระบายความร้อนที่ยอดเยี่ยมอีกด้วย ชิปตัวนี้สร้างประวัติศาสตร์และยกระดับประสบการณ์การใช้งานผลิตภัณฑ์ไปอีกขั้น

   อ้างอิงจากการขยายแกน Z เทคโนโลยีการบรรจุภัณฑ์ขั้นสูง  

เทคโนโลยีการบรรจุภัณฑ์ขั้นสูงที่ใช้การขยายแกน Z เป็นหลักนั้นใช้ TSV สำหรับการขยายสัญญาณและการเชื่อมต่อ TSV สามารถแบ่งออกเป็น TSV 2.5 มิติ และ TSV 3 มิติ ด้วยเทคโนโลยี TSV ทำให้สามารถวางซ้อนและเชื่อมต่อชิปหลายตัวในแนวตั้งได้

ในเทคโนโลยี 3D TSV ชิปจะอยู่ใกล้กันมาก ดังนั้นจึงมีดีเลย์น้อยลง นอกจากนี้ ความยาวของการเชื่อมต่อที่สั้นลงยังช่วยลดผลกระทบจากพาราสิตที่เกี่ยวข้อง ทำให้เครื่องสามารถทำงานที่ความถี่สูงขึ้น ซึ่งส่งผลให้ประสิทธิภาพดีขึ้นและลดต้นทุนได้มากขึ้น เทคโนโลยี TSV เป็นเทคโนโลยีสำคัญสำหรับการบรรจุภัณฑ์สามมิติ สถาบันวิจัยต่างๆ รวมถึงผู้ผลิตเซมิคอนดักเตอร์แบบรวม โรงงานผลิตวงจรแบบรวม โรงงานผลิตบรรจุภัณฑ์ ผู้พัฒนาเทคโนโลยีเกิดใหม่ มหาวิทยาลัยและสถาบันวิจัย และพันธมิตรทางเทคโนโลยี ได้ทำการวิจัยและพัฒนาเกี่ยวกับกระบวนการ TSV มากมาย นอกจากนี้ ผู้อ่านควรทราบว่า แม้ว่าเทคโนโลยีการบรรจุภัณฑ์ขั้นสูงที่ใช้การขยายแกน Z เป็นหลักจะทำการขยายสัญญาณและการเชื่อมต่อผ่าน TSV แต่ RDL ก็มีความสำคัญเช่นกัน ตัวอย่างเช่น หาก TSV ของชิปด้านบนและด้านล่างไม่สามารถจัดเรียงให้ตรงกันได้ จำเป็นต้องมีการเชื่อมต่อเฉพาะที่ผ่าน RDL    5.CoWoS
CoWoS (Chip-on-Wafer-on-Substrate) เป็นเทคโนโลยีการบรรจุภัณฑ์แบบ 2.5 มิติที่เปิดตัวโดย TSMC CoWoS จะบรรจุชิปลงบนแผ่นอะแดปเตอร์ซิลิคอน (อินเตอร์โพเซอร์) ใช้สายไฟความหนาแน่นสูงบนแผ่นอะแดปเตอร์ซิลิคอนสำหรับการเชื่อมต่อ แล้วจึงติดตั้งลงบนแผ่นรองรับการบรรจุภัณฑ์ ดังแสดงในรูปด้านล่าง

CoWoS และ InFO ที่กล่าวถึงก่อนหน้านี้ ต่างก็เป็นผลิตภัณฑ์จาก TSMC CoWoS มีแผ่นซิลิคอนเชื่อมต่อ (silicon interposer) แต่ InFO ไม่มี CoWoS มุ่งเป้าไปที่ตลาดระดับไฮเอนด์ โดยมีจำนวนการเชื่อมต่อและขนาดแพ็กเกจที่ค่อนข้างใหญ่ ส่วน InFO มุ่งเป้าไปที่ตลาดราคาประหยัด โดยมีขนาดแพ็กเกจที่เล็กกว่าและจำนวนการเชื่อมต่อที่น้อยกว่า

TSMC เริ่มผลิตชิป CoWoS จำนวนมากในปี 2012 เทคโนโลยีนี้ใช้การรวมชิปหลายตัวเข้าไว้ในแพ็คเกจเดียวกันและเชื่อมต่อกันผ่านแผ่นเชื่อมต่อซิลิคอนความหนาแน่นสูง ทำให้ได้ผลลัพธ์ที่ดี เช่น ขนาดแพ็คเกจเล็ก ประสิทธิภาพสูง การใช้พลังงานต่ำ และจำนวนขาเชื่อมต่อน้อยลง

CoWoS technology is widely used. Nvidia's GP100 and the Google chip TPU2.0 behind AlphaGo that defeated Ke Jie all use CoWoS technology. Artificial intelligence AI also has CoWoS contributions. Currently, CoWoS has received support from high-end chip manufacturers such as NVIDIA, AMD, Google, XilinX, and Huawei HiSilicon.

6.HBMHBM (High-Bandwidth Memory) คือหน่วยความจำที่มีแบนด์วิดท์สูง โดยมุ่งเป้าไปที่ตลาดการ์ดจอระดับไฮเอนด์เป็นหลัก HBM ใช้เทคโนโลยี 3D TSV และ 2.5D TSV ในการวางซ้อนชิปหน่วยความจำหลายตัวเข้าด้วยกันผ่าน 3D TSV และใช้เทคโนโลยี 2.5D TSV ในการเชื่อมต่อชิปหน่วยความจำที่วางซ้อนกันและ GPU บนแผงวงจร ภาพด้านล่างแสดงแผนผังของเทคโนโลยี HBM

ปัจจุบัน HBM มีสามเวอร์ชัน ได้แก่ HBM, HBM2 และ HBM2E โดยมีแบนด์วิดท์ 128 GBps/Stack, 256 GBps/Stack และ 307 GBps/Stack ตามลำดับ ส่วน HBM3 รุ่นล่าสุดยังอยู่ระหว่างการพัฒนา มาตรฐาน HBM ได้รับการสนับสนุนจาก AMD, NVIDIA และ Hynix โดย AMD เป็นบริษัทแรกที่ใช้มาตรฐาน HBM ในการ์ดจอเรือธงของตน ด้วยแบนด์วิดท์หน่วยความจำสูงถึง 512 GBps NVIDIA ก็ได้นำมาตรฐาน HBM มาใช้เช่นกันเพื่อให้ได้แบนด์วิดท์หน่วยความจำ 1 TBps เมื่อเทียบกับ DDR5 ประสิทธิภาพของ HBM ดีขึ้นกว่า 3 เท่า แต่การใช้พลังงานลดลงถึง 50%  7.HMCHMC (Hybrid Memory Cube) คือหน่วยความจำแบบไฮบริดที่ได้รับการพัฒนามาตรฐานโดย Micron โดยมีกลุ่มเป้าหมายหลักคือตลาดเซิร์ฟเวอร์ระดับไฮเอนด์ โดยเฉพาะอย่างยิ่งสำหรับสถาปัตยกรรมมัลติโปรเซสเซอร์ HMC ใช้ชิป DRAM แบบเรียงซ้อนเพื่อให้ได้แบนด์วิดท์หน่วยความจำที่สูงขึ้น นอกจากนี้ HMC ยังรวมตัวควบคุมหน่วยความจำเข้ากับแพ็คเกจ DRAM แบบเรียงซ้อนผ่านเทคโนโลยีการรวม 3D TSV รูปด้านล่างแสดงแผนผังของเทคโนโลยี HMC

Comparing HBM and HMC, we can see that they are very similar. Both DRAM chips are stacked and interconnected through 3D TSV, and there are logic control chips underneath. The difference between the two is: HBM is interconnected through Interposer and GPU, while HMC is installed directly on Substrate, lacking Interposer and 2.5D TSV in the middle. In the HMC stack, the diameter of 3D TSV is about 5~6um, and the number exceeds 2000+. DRAM chips are usually thinned to 50um, and the chips are connected through 20um MicroBump. In the past, memory controllers were built into the processor, so in high-end servers, when a large number of memory modules need to be used, the design of the memory controller is very complex. Now that the memory controller is integrated into the memory module, the design of the memory controller is greatly simplified. In addition, HMC uses a high-speed serial interface (SerDes) to implement a high-speed interface, which is suitable for situations where the processor and memory are far apart.  8. ไวด์-IOเทคโนโลยี Wide-IO (Wide Input Output) ซึ่งเป็นเทคโนโลยีการรับส่งข้อมูลแบบบรอดแบนด์นั้นได้รับการพัฒนาโดย Samsung เป็นหลัก ปัจจุบันได้พัฒนามาถึงรุ่นที่สองแล้ว สามารถรองรับความกว้างของอินเทอร์เฟซหน่วยความจำได้สูงสุดถึง 512 บิต ความถี่ในการทำงานของอินเทอร์เฟซหน่วยความจำสามารถสูงถึง 1 GHz และแบนด์วิดท์หน่วยความจำรวมสูงถึง 68 Gbps ซึ่งเป็นสองเท่าของแบนด์วิดท์ของอินเทอร์เฟซ DDR4 (34 Gbps) Wide-IO ทำงานโดยการวางชิปหน่วยความจำซ้อนบนชิปตรรกะ โดยชิปหน่วยความจำเชื่อมต่อกับชิปตรรกะและซับสเตรตผ่านทาง 3D TSV ดังแสดงในรูปด้านล่าง

Wide-IO มีข้อดีของการบรรจุภัณฑ์แบบเรียงซ้อนในแนวตั้งของสถาปัตยกรรม TSV ซึ่งช่วยสร้างหน่วยความจำแบบพกพาที่มีความเร็ว ความจุ และการใช้พลังงานที่เหมาะสมกับความต้องการของอุปกรณ์พกพา เช่น สมาร์ทโฟน แท็บเล็ต และเครื่องเล่นเกมพกพา โดยกลุ่มเป้าหมายหลักคืออุปกรณ์พกพาที่ต้องการการใช้พลังงานต่ำ  9.โฟเวรอสนอกจากเทคโนโลยีการบรรจุภัณฑ์ขั้นสูง EMIB ที่เปิดตัวไปก่อนหน้านี้แล้ว Intel ยังได้เปิดตัวเทคโนโลยี Foveros ซึ่งเป็นเทคโนโลยีแบบแอคทีฟบนบอร์ดอีกด้วย ในเอกสารแนะนำเทคโนโลยีของ Intel นั้น Foveros เรียกว่า 3D Face to Face Chip Stack สำหรับการรวมชิปต่างชนิดกัน ซึ่งเป็นการวางซ้อนชิปแบบสามมิติ ความแตกต่างระหว่าง EMIB และ Foveros คือ EMIB เป็นเทคโนโลยีการบรรจุภัณฑ์แบบ 2 มิติ ในขณะที่ Foveros เป็นเทคโนโลยีการบรรจุภัณฑ์แบบวางซ้อน 3 มิติ เมื่อเทียบกับวิธีการบรรจุภัณฑ์ EMIB แบบ 2 มิติแล้ว Foveros เหมาะสำหรับผลิตภัณฑ์ขนาดเล็กหรือผลิตภัณฑ์ที่มีความต้องการแบนด์วิดท์หน่วยความจำสูงกว่า ในความเป็นจริงแล้ว EMIB และ Foveros ไม่ได้แตกต่างกันมากนักในแง่ของประสิทธิภาพและฟังก์ชันของชิป ทั้งสองแบบรวมชิปที่มีคุณสมบัติและฟังก์ชันแตกต่างกันเพื่อทำหน้าที่ที่แตกต่างกัน อย่างไรก็ตาม ในแง่ของขนาดและการใช้พลังงาน ข้อดีของการวางซ้อนแบบ 3 มิติของ Foveros นั้นเห็นได้ชัด พลังงานต่อบิตของข้อมูลที่ส่งผ่าน Foveros นั้นต่ำมาก เทคโนโลยี Foveros ได้จัดการกับการลดระยะห่างของ Bump การเพิ่มความหนาแน่น และเทคโนโลยีการวางซ้อนชิป ภาพด้านล่างแสดงแผนผังแสดงโครงสร้างของเทคโนโลยีการบรรจุภัณฑ์ 3 มิติของ Foveros

LakeField ชิปเมนบอร์ดแบบเรียงซ้อน 3 มิติ Foveros ตัวแรก ผสานรวมโปรเซสเซอร์ Ice Lake ขนาด 10 นาโนเมตร และแกนประมวลผลขนาด 22 นาโนเมตร มีฟังก์ชันการทำงานของพีซีครบถ้วน แต่มีขนาดเล็กมากเพียงไม่กี่เซ็นต์ แม้ว่า Foveros จะเป็นเทคโนโลยีการบรรจุภัณฑ์ 3 มิติที่ล้ำหน้ากว่า แต่ก็ไม่สามารถทดแทน EMIB ได้ อินเทลจะนำทั้งสองเทคโนโลยีมาผสานรวมกันในการผลิตครั้งต่อไป  10.ร่วม-EMIB (Foveros + EMIB)Co-EMIB คือการผสมผสานระหว่าง EMIB และ Foveros โดย EMIB ทำหน้าที่หลักในการเชื่อมต่อแนวนอน ทำให้ชิปที่มีแกนประมวลผลต่างกันสามารถเชื่อมต่อกันได้เหมือนกับการต่อจิ๊กซอว์ ส่วน Foveros นั้นวางซ้อนกันในแนวตั้ง เหมือนกับการสร้างตึกสูง แต่ละชั้นสามารถออกแบบแตกต่างกันได้อย่างสิ้นเชิง ตัวอย่างเช่น ชั้นแรกเป็นโรงยิม ชั้นที่สองเป็นอาคารสำนักงาน และชั้นที่สามเป็นอพาร์ตเมนต์ เทคโนโลยีการบรรจุภัณฑ์ที่ผสมผสาน EMIB และ Foveros เข้าด้วยกันเรียกว่า Co-EMIB ซึ่งเป็นวิธีการผลิตชิปที่มีความยืดหยุ่นมากกว่า ทำให้ชิปสามารถเชื่อมต่อกันในแนวนอนได้อย่างต่อเนื่องในขณะที่วางซ้อนกัน ดังนั้น เทคโนโลยีนี้จึงสามารถเชื่อมต่อชิป Foveros 3 มิติหลายๆ ตัวเข้าด้วยกันผ่าน EMIB เพื่อสร้างระบบชิปขนาดใหญ่ขึ้นได้ ภาพด้านล่างเป็นแผนภาพแสดงโครงสร้างของเทคโนโลยี Co-EMIB

เทคโนโลยีการบรรจุภัณฑ์ Co-EMIB สามารถให้ประสิทธิภาพเทียบเท่ากับชิปเดี่ยวได้ หัวใจสำคัญของเทคโนโลยีนี้คือเทคโนโลยีการเชื่อมต่อแบบรอบทิศทาง ODI (Omni-Directional Interconnect) ODI มีสองประเภท นอกเหนือจากการเชื่อมต่อแบบลิฟต์ที่เชื่อมต่อชั้นต่างๆ แล้ว ยังมีการเชื่อมต่อแบบสะพานข้ามที่เชื่อมต่อโครงสร้างสามมิติที่แตกต่างกัน รวมถึงชั้นลอยระหว่างชั้นต่างๆ ทำให้การรวมชิปแบบต่างๆ มีความยืดหยุ่นสูงมาก เทคโนโลยีการบรรจุภัณฑ์ ODI ช่วยให้ชิปสามารถเชื่อมต่อได้ทั้งในแนวนอนและแนวตั้ง

Co-EMIB ใช้เทคนิคการบรรจุแบบ 3 มิติ + 2 มิติแบบใหม่ เพื่อเปลี่ยนแนวคิดการออกแบบชิปจากแบบแผ่นเรียบเหมือนจิ๊กซอว์ในอดีต มาเป็นการเรียงซ้อนเป็นบล็อก ดังนั้น นอกเหนือจากสถาปัตยกรรมคอมพิวเตอร์แบบใหม่ที่ปฏิวัติวงการ เช่น คอมพิวเตอร์ควอนตัมแล้ว Co-EMIB ยังอาจกล่าวได้ว่าเป็นแนวทางปฏิบัติที่ดีที่สุดในการรักษาและต่อยอดสถาปัตยกรรมและระบบนิเวศคอมพิวเตอร์ที่มีอยู่เดิม

11.โซไอซี

SoIC หรือที่รู้จักกันในชื่อ TSMC-SoIC เป็นเทคโนโลยีใหม่ที่ TSMC เสนอขึ้นมา ซึ่งย่อมาจาก System-on-Integrated-Chips คาดว่าเทคโนโลยี SoIC ของ TSMC จะเริ่มผลิตในปริมาณมากในปี 2021 SoIC คืออะไรกันแน่? SoIC เป็นเทคโนโลยีการเรียงซ้อนชิปหลายชิ้นที่เป็นนวัตกรรมใหม่ ซึ่งสามารถรวมกระบวนการต่างๆ ในระดับเวเฟอร์ที่ต่ำกว่า 10 นาโนเมตรได้ คุณสมบัติที่โดดเด่นที่สุดของเทคโนโลยีนี้คือโครงสร้างแบบไม่มีการเชื่อมต่อแบบบัมพ์ (no-bump bonding) ซึ่งส่งผลให้มีความหนาแน่นในการรวมวงจรสูงขึ้นและประสิทธิภาพการทำงานที่ดีขึ้น SoIC ประกอบด้วยสองรูปแบบทางเทคนิค ได้แก่ CoW (Chip-on-wafer) และ WoW (Wafer-on-wafer) จากคำอธิบายของ TSMC SoIC เป็นเทคโนโลยีการเชื่อมต่อโดยตรง (Bonding) ระหว่างเวเฟอร์ WoW กับเวเฟอร์ หรือชิป CoW กับเวเฟอร์ ซึ่งจัดอยู่ในกลุ่มเทคโนโลยี 3 มิติส่วนหน้า (Front-End 3D technology หรือ FE 3D) ในขณะที่ InFO และ CoWoS ที่กล่าวถึงข้างต้นจัดอยู่ในกลุ่มเทคโนโลยี 3 มิติส่วนหลัง (Back-End 3D technology หรือ BE 3D) TSMC และ Siemens EDA (Mentor) ร่วมมือกันในด้านเทคโนโลยี SoIC และเปิดตัวเครื่องมือออกแบบและตรวจสอบที่เกี่ยวข้อง รูปด้านล่างเป็นการเปรียบเทียบการรวมวงจร 3D IC และ SoIC

โดยเฉพาะอย่างยิ่ง กระบวนการผลิตของ SoIC และ 3D IC นั้นค่อนข้างคล้ายคลึงกัน หัวใจสำคัญของ SoIC คือการสร้างโครงสร้างการเชื่อมต่อโดยไม่ต้องใช้บัมพ์ และความหนาแน่นของ TSV ก็สูงกว่า 3D IC แบบดั้งเดิม การเชื่อมต่อระหว่างชิปหลายชั้นนั้นเกิดขึ้นโดยตรงผ่าน TSV ขนาดเล็กมาก ดังแสดงในรูปด้านบน ซึ่งเป็นการเปรียบเทียบความหนาแน่นของ TSV และขนาดของบัมพ์ใน 3D IC และ SoIC จะเห็นได้ว่าความหนาแน่นของ TSV ใน SoIC นั้นสูงกว่า 3D IC มาก ในขณะเดียวกัน การเชื่อมต่อระหว่างชิปก็ใช้เทคโนโลยีการเชื่อมต่อโดยตรงแบบไม่มีบัมพ์เช่นกัน ระยะห่างระหว่างชิปจึงน้อยลงและความหนาแน่นของการรวมวงจรก็สูงขึ้น ดังนั้น ผลิตภัณฑ์ของ SoIC จึงมีความหนาแน่นของฟังก์ชันการทำงานสูงกว่า 3D IC แบบดั้งเดิม  12.X-คิวบ์X-Cube (eXtended-Cube) คือเทคโนโลยีการรวมวงจรแบบ 3 มิติที่ซัมซุงประกาศออกมา ซึ่งสามารถรองรับหน่วยความจำได้มากขึ้นในพื้นที่ที่เล็กลง และลดระยะทางของสัญญาณระหว่างหน่วยต่างๆ X-Cube ถูกนำไปใช้ในกระบวนการที่ต้องการประสิทธิภาพและแบนด์วิดท์สูง เช่น 5G, ปัญญาประดิษฐ์ (AI), อุปกรณ์สวมใส่หรืออุปกรณ์พกพา และแอปพลิเคชันที่ต้องการพลังการประมวลผลสูง X-Cube ใช้เทคโนโลยี TSV ในการวางซ้อน SRAM ไว้บนเซลล์ลอจิก ซึ่งสามารถรองรับหน่วยความจำได้มากขึ้นในพื้นที่ที่เล็กลง ดังที่เห็นได้จากการสาธิตเทคโนโลยี X-Cube ซึ่งแตกต่างจากการบรรจุชิปหลายตัวแบบขนาน 2 มิติในอดีต การบรรจุแบบ 3 มิติของ X-Cube ช่วยให้สามารถวางซ้อนและบรรจุชิปหลายตัวได้ ทำให้โครงสร้างชิปที่เสร็จสมบูรณ์มีขนาดกะทัดรัดมากขึ้น เทคโนโลยี TSV ถูกใช้ในการเชื่อมต่อชิป ซึ่งช่วยลดการใช้พลังงานในขณะที่เพิ่มอัตราการส่งข้อมูล เทคโนโลยีนี้จะถูกนำไปใช้ในด้านที่ล้ำสมัยที่สุด เช่น 5G, AI, AR, HPC, ชิปมือถือ และ VR

เทคโนโลยี X-Cube ช่วยลดระยะการส่งสัญญาณระหว่างชิปได้อย่างมาก เพิ่มความเร็วในการส่งข้อมูล ลดการใช้พลังงาน และยังสามารถปรับแต่งแบนด์วิดท์และความหนาแน่นของหน่วยความจำได้ตามความต้องการของลูกค้า ปัจจุบัน เทคโนโลยี X-Cube สามารถรองรับกระบวนการผลิต 7 นาโนเมตรและ 5 นาโนเมตรได้แล้ว ซัมซุงจะยังคงร่วมมือกับบริษัทเซมิคอนดักเตอร์ทั่วโลกเพื่อนำเทคโนโลยีนี้ไปใช้ในชิปประสิทธิภาพสูงรุ่นใหม่ต่อไป  
    สรุป  เทคโนโลยีการบรรจุภัณฑ์ขั้นสูงในบทความนี้ เราจะอธิบายเทคโนโลยีบรรจุภัณฑ์ขั้นสูงที่เป็นที่นิยมมากที่สุด 12 ชนิดในปัจจุบัน ตารางต่อไปนี้เป็นการเปรียบเทียบในแนวนอนของเทคโนโลยีบรรจุภัณฑ์ขั้นสูงที่เป็นที่นิยมเหล่านี้

จากการเปรียบเทียบ เราจะเห็นได้ว่าการเกิดขึ้นและการพัฒนาอย่างรวดเร็วของเทคโนโลยีบรรจุภัณฑ์ขั้นสูงส่วนใหญ่เกิดขึ้นในช่วง 10 ปีที่ผ่านมา เทคโนโลยีการบูรณาการส่วนใหญ่ประกอบด้วย 2D, 2.5D, 3D, 3D+2D และ 3D+2.5D ความหนาแน่นของฟังก์ชันก็มีหลายระดับ ได้แก่ ต่ำ ปานกลาง สูง และสูงมาก ส่วนการใช้งานครอบคลุมถึง 5G, AI, อุปกรณ์สวมใส่, อุปกรณ์เคลื่อนที่, เซิร์ฟเวอร์ประสิทธิภาพสูง, คอมพิวเตอร์ประสิทธิภาพสูง, การ์ดจอประสิทธิภาพสูง และอื่นๆ ผู้ผลิตหลักที่ใช้งานเทคโนโลยีนี้ ได้แก่ ผู้ผลิตชิปที่มีชื่อเสียง เช่น TSMC, Intel และ SAMSUNG ซึ่งสะท้อนให้เห็นถึงแนวโน้มการบูรณาการระหว่างเทคโนโลยีบรรจุภัณฑ์ขั้นสูงและการผลิตชิป

สุดท้ายนี้ ขอสรุปว่า จุดประสงค์ของบรรจุภัณฑ์ขั้นสูงคือ:

เพิ่มความหนาแน่นของฟังก์ชันการทำงาน ลดความยาวของการเชื่อมต่อ ปรับปรุงประสิทธิภาพของระบบ และลดการใช้พลังงานโดยรวม

การออกแบบบรรจุภัณฑ์ขั้นสูงยังก่อให้เกิดข้อกำหนดใหม่สำหรับเครื่องมือ EDA ด้วย เครื่องมือ EDA จำเป็นต้องรองรับการออกแบบ FIWLP, FOWLP, 2.5DTSV และ 3D TSV รวมถึงการออกแบบหลายซับสเตรต เนื่องจากซิลิคอนอินเตอร์โพเซอร์และซับสเตรตบรรจุภัณฑ์ (Substrate) มักถูกรวมเข้าด้วยกันในผลิตภัณฑ์ บริษัท EDA ชั้นนำจึงได้เปิดตัวเครื่องมือใหม่เพื่อรองรับการออกแบบและการตรวจสอบบรรจุภัณฑ์ขั้นสูง ซึ่งรวมถึง Synopsys, Cadence และ Siemens EDA (Mentor) ที่มีส่วนร่วมอย่างแข็งขัน

ภาพด้านล่างแสดงภาพหน้าจอของการออกแบบบรรจุภัณฑ์ขั้นสูงของเครื่องมือ Siemens EDA XPD การออกแบบนี้รวมถึงการออกแบบ 3D TSV และ 2.5D TSV, Interposer, Substrate, FlipChip, Microbump, BGA และองค์ประกอบอื่นๆ ซึ่งแสดงรายละเอียดและแม่นยำในเครื่องมือ EDA สำหรับวิธีการออกแบบบรรจุภัณฑ์ขั้นสูงโดยละเอียด โปรดดูหนังสือเล่มใหม่ "Microsystems Based on SiP Technology" ที่จะตีพิมพ์ในอนาคตอันใกล้นี้

ตัวอย่างการออกแบบบรรจุภัณฑ์ขั้นสูง (ภาพหน้าจอการออกแบบ Siemens EDA XPD)

ข้อสงวนสิทธิ์: บทความนี้คัดลอกมาจาก "SiP และเทคโนโลยีบรรจุภัณฑ์ขั้นสูง" ซึ่งสนับสนุนการคุ้มครองสิทธิ์ในทรัพย์สินทางปัญญา โปรดระบุแหล่งที่มาและผู้เขียนต้นฉบับเมื่อนำไปคัดลอก หากพบการละเมิดลิขสิทธิ์ โปรดติดต่อเราเพื่อลบออก

หมายเลขโทรศัพท์ของบริษัท: +86-0755-83044319
โทรสาร: +86-0755-83975897
อีเมล์: 1615456225@qq.com
QQ: 3518641314 ผู้จัดการหลี่

QQ: 332496225 ผู้จัดการชิว

ที่อยู่: ห้อง 809 อาคาร C อาคารเทคโนโลยีจ้านเทา เลขที่ 1079 ถนนหมินจือ เขตหลงหัวใหม่ เมืองเซินเจิ้น