Es gibt historische Gründe, warum eine Technologie aus einem relativ kleinen Fachgebiet große Bekanntheit erlangen kann, und dies ist untrennbar mit der Förderung durch bekannte Unternehmen verbunden. Apple machte SiP der Öffentlichkeit bekannt, und TSMC verdankt es, dass Advanced Packaging breite öffentliche Aufmerksamkeit erregte. Apple gab bekannt, dass seine iWatch die SiP-Technologie nutzt, und seitdem ist SiP weithin bekannt. TSMC erklärte, dass neben fortschrittlicher Technologie auch fortschrittliches Packaging unerlässlich sei. Daher wird Advanced Packaging in der Branche mittlerweile als ebenso wichtig wie fortschrittliche Technologie angesehen. In den letzten Jahren sind ständig neue Technologien für Advanced Packaging entstanden, und es sind immer wieder neue Begriffe aufgetaucht, was mitunter verwirrend sein kann. Aktuell gibt es mindestens ein Dutzend Bezeichnungen im Zusammenhang mit Advanced Packaging. Beispiele hierfür sind: WLP (Wafer Level Package), FIWLP (Fan-in Wafer Level Package), FOWLP (Fan-out Wafer Level Package), eWLB (embedded Wafer Level BallGrid Array), CSP (Chip Scale Package), WLCSP (Wafer Level Chip Scale Package), CoW (Chip on Wafer), WoW (Wafer on Wafer), FOPLP (Fan-Out Panel Level Package), InFO (Integrated Fan-Out), CoWoS (Chip-on-Wafer-on-Substrate), HBM (High-Bandwidth Memory), HMC (Hybrid MemoryCube), Wide-IO (Wide Input Output), EMIB (Embedded Multi-Die Interconnect Bridge), Foveros, Co-EMIB, ODI (Omni-Directional Interconnect), 3D IC, SoIC, X-Cube usw. – all dies sind fortschrittliche Gehäusetechnologien. Wie lassen sich diese faszinierenden Technologien unterscheiden und verstehen? Genau das möchte dieser Artikel den Lesern erklären. Zur besseren Unterscheidung unterteilen wir fortschrittliche Verpackungslösungen zunächst in zwei Kategorien:① Fortschrittliche Gehäusetechnologie basierend auf der Erweiterung der XY-Ebene, hauptsächlich über RDL zur Signalverlängerung und -verbindung;② Fortschrittliche Verpackungstechnologie basierend auf der Z-Achsen-Verlängerung, hauptsächlich über TSV zur Signalverlängerung und -verbindung.  
   Basierend auf der XY-Ebenenerweiterung Fortschrittliche Verpackungstechnologie
 

Die XY-Ebene bezieht sich hier auf den Wafer bzw. die XY-Ebene des Chips. Charakteristisch für diese Gehäuseart ist das Fehlen von TSV-Durchkontaktierungen. Die Signalübertragung erfolgt hauptsächlich über die RDL-Schicht. Üblicherweise wird kein Substrat benötigt. Die RDL-Leitungen sind entweder direkt auf dem Siliziumkörper des Chips oder auf einem zusätzlichen Formteil angebracht. Da das fertige Produkt kein Substrat besitzt, sind solche Gehäuse relativ dünn und werden aktuell häufig in Smartphones eingesetzt.

1.FOWLP

FOWLP (Fan-out Wafer Level Package) ist eine Art von WLP (Wafer Level Package), daher müssen wir zunächst das WLP-Wafer-Level-Packaging verstehen.

Vor der Entwicklung der WLP-Technologie wurden die traditionellen Verpackungsprozesse hauptsächlich nach dem Schneiden und Zerteilen des Chips durchgeführt. Der Wafer wurde zunächst geschnitten und zerkleinert und anschließend in verschiedene Formen verpackt.

WLP (Wafer Level Packaging) kam um das Jahr 2000 auf den Markt. Es gibt zwei Arten: Fan-in und Fan-out. WLP unterscheidet sich von herkömmlichen Verpackungsverfahren. Der Großteil des Verpackungsprozesses besteht aus der Bearbeitung des Wafers, d. h. die gesamte Verpackung (Packaging) wird auf dem Wafer durchgeführt. Nach Abschluss des Packagings wird der Wafer in Scheiben geschnitten. Da die Scheiben erst nach dem Packaging geschnitten werden, ist die Größe des verpackten Chips nahezu identisch mit der des unverpackten Chips. Daher wird diese Verpackungsart auch als CSP (Chip Scale Package) oder WLCSP (Wafer Level Chip Scale Packaging) bezeichnet. Diese Verpackungsart entspricht dem Markttrend hin zu leichten, kleinen, kurzen und dünnen Unterhaltungselektronikprodukten. Die parasitären Kapazitäten und Induktivitäten sind relativ gering, und WLP bietet die Vorteile niedriger Kosten und guter Wärmeableitung.

Anfangs wurde bei WLP hauptsächlich der Fan-in-Typ verwendet, der auch als Fan-in WLP oder FIWLP bezeichnet werden kann. Er kommt vor allem bei Chips mit kleiner Fläche und weniger Pins zum Einsatz.

Mit der Weiterentwicklung der IC-Technologie schrumpft die Chipfläche, wodurch die Anzahl der Pins nicht mehr ausreicht. Daher wurde das Fan-Out-WLP-Gehäuse (FOWLP) entwickelt, das RDL für Verbindungen außerhalb der Chipfläche nutzt, um mehr Pins zu realisieren.

Beim FOWLP-Verfahren müssen RDL und Bump an den Rand des Wafers geführt werden. Daher muss der Wafer zunächst vereinzelt und segmentiert werden, bevor die einzelnen Chips im Wafer-Prozess neu konfiguriert werden. Darauf aufbauend wird durch Stapelverarbeitung und metallisierte Verdrahtung das endgültige Gehäuse gebildet. Der FOWLP-Verkapselungsprozess ist in der folgenden Abbildung dargestellt.

FOWLP wird von vielen Unternehmen unterstützt, die dabei unterschiedliche Benennungsmethoden verwenden. Die folgende Abbildung zeigt die von den wichtigsten Unternehmen bereitgestellten FOWLP-Varianten.

Unabhängig davon, ob Fan-in oder Fan-out verwendet wird, erfolgt die Verbindung zwischen WLP-Wafer-Level-Packaging und Leiterplatte mittels Flip-Chip. Die aktive Seite des Chips zeigt nach unten zur Leiterplatte, wodurch der kürzeste elektrische Pfad erreicht wird. Dies gewährleistet höhere Geschwindigkeiten und geringere parasitäre Effekte. Durch die Verwendung von Batch-Packaging kann zudem der gesamte Wafer in einem Schritt verpackt werden, was die Kostenreduzierung zu einem weiteren wichtigen Faktor für die Verbreitung von Wafer-Level-Packaging macht.  2.INFOInFO (Integrated Fan-out) ist eine fortschrittliche FOWLP-Gehäusetechnologie, die 2017 von TSMC entwickelt wurde. Sie integriert den FOWLP-Prozess und kann als die Integration mehrerer Fan-Out-Prozesse für Chips verstanden werden, während sich FOWLP auf den Fan-Out-Gehäuseprozess selbst konzentriert. InFO ermöglicht die Integration mehrerer Chips und kann für das Gehäuse von Hochfrequenz- und Drahtloschips, Prozessoren und Basisbandchips, Grafikprozessoren und Netzwerkchips eingesetzt werden. Die folgende Abbildung zeigt ein Vergleichsdiagramm von FIWLP, FOWLP und InFO.

Die iPhone-Prozessoren von Apple wurden in den ersten Jahren von Samsung gefertigt, doch TSMC hat seit dem Apple A11 Aufträge für zwei Generationen von iPhone-Prozessoren erhalten. Ein Schlüsselfaktor ist TSMCs neue Packaging-Technologie InFO, die eine direkte Verbindung der Chips ermöglicht, wodurch die Dicke reduziert und wertvoller Platz für Akkus oder andere Bauteile frei wird.

Apple begann mit dem iPhone 7 die Verwendung der InFO-Verpackung und wird diese auch weiterhin einsetzen. Auch das iPhone 8, das iPhone X und zukünftige Mobiltelefonmarken werden diese Technologie nutzen. Die Zusammenarbeit von Apple und TSMC hat den Anwendungsbereich der FOWLP-Technologie verändert und wird dazu beitragen, dass der Markt die FOWLP-(InFO-)Verpackungstechnologie schrittweise akzeptiert und weit verbreitet anwendet.  3.FOPLPDas Panel-Level-Packaging-Verfahren FOPLP (Fan-Out Panel Level Package) basiert auf den Ideen und Technologien von FOWLP, verwendet jedoch ein größeres Panel. Dadurch lassen sich verpackte Produkte in Serie fertigen, die ein Vielfaches der Größe eines 300-mm-Siliziumwafers aufweisen. Die FOPLP-Technologie ist eine Weiterentwicklung der FOWLP-Technologie. Sie führt den Fan-Out-Prozess auf einer größeren, quadratischen Trägerplatine durch und wird daher als FOPLP-Packaging-Technologie bezeichnet. Die Panel-Trägerplatine kann eine Leiterplatte oder, bei LCD-Panels, eine Glasträgerplatine sein. Aktuell verwendet FOPLP eine 24–18 Zoll (610–457 mm) große Leiterplatte, deren Fläche etwa dem Vierfachen eines 300-mm-Siliziumwafers entspricht. Daher kann es vereinfacht als ein einziger Prozess betrachtet werden, der die Massenproduktion von fortschrittlichen Packaging-Produkten ermöglicht, die viermal so groß sind wie ein 300-mm-Siliziumwafer. Wie das FOWLP-Verfahren kann auch die FOPLP-Technologie die Front-End- und Back-End-Prozesse des Packagings integrieren. Es kann als einmaliger Verpackungsprozess betrachtet werden, wodurch Produktions- und Materialkosten deutlich gesenkt werden können. Die Abbildung unten zeigt den Vergleich zwischen FOWLP und FOPLP.

FOPLP nutzt Leiterplattenfertigungstechnologie zur Herstellung von RDL. Die Linienbreite und der Linienabstand liegen aktuell über 10 µm. Chips und passive Bauelemente werden mittels SMT-Bestückung montiert. Da die Panelfläche deutlich größer als die Waferfläche ist, können mehr Produkte gleichzeitig verpackt werden. Im Vergleich zu FOWLP bietet FOPLP einen deutlichen Kostenvorteil. Weltweit führende Verpackungsunternehmen, darunter Samsung Electronics und ASE, investieren derzeit aktiv in die FOPLP-Prozesstechnologie.  4.EMIBEMIB (Embedded Multi-Die Interconnect Bridge), eine fortschrittliche Gehäusetechnologie für eingebettete Multi-Chip-Verbindungen, wurde von Intel entwickelt und aktiv eingesetzt. Im Gegensatz zu den drei zuvor beschriebenen fortschrittlichen Gehäusen basiert EMIB auf einem Substrat. Da EMIB keine TSVs (Tunnel Squares) verwendet, zählt es zu den fortschrittlichen Gehäusetechnologien, die auf der XY-Ebenenerweiterung basieren. Das EMIB-Konzept ähnelt dem 2.5D-Gehäuse mit Silizium-Interposern, bei dem es sich um eine lokale, hochdichte Verbindung über Siliziumwafer handelt. Verglichen mit herkömmlichen 2.5-Zoll-Gehäusen bietet die EMIB-Technologie Vorteile wie normale Gehäuseausbeute, den Verzicht auf zusätzliche Prozesse und ein einfacheres Design, da keine TSVs benötigt werden. Traditionelle SoC-Chips (SoCs) können CPU, GPU, Speichercontroller und I/O-Controller nur in einem einzigen Prozess gefertigt werden. Mit der EMIB-Technologie können CPU und GPU mit hohen Prozessanforderungen im 10-nm-Verfahren hergestellt werden. I/O- und Kommunikationseinheit können im 14-nm-Verfahren und der Speicher im 22-nm-Verfahren gefertigt werden. Durch die EMIB-Technologie lassen sich somit drei verschiedene Prozesse in einem Prozessor integrieren. Das Bild unten zeigt ein schematisches Diagramm von EMIB.    

Im Vergleich zu Silizium-Interposern sind EMIB-Siliziumwafer kleiner, flexibler und kostengünstiger. Die EMIB-Gehäusetechnologie ermöglicht die Integration von CPUs, I/O-, GPU- und sogar FPGA-, KI- und anderen Chips je nach Bedarf. Sie erlaubt die Integration von Chips mit 10 nm, 14 nm, 22 nm und anderen Strukturgrößen in einen einzigen Chip und erfüllt so die Anforderungen flexibler Geschäftsmodelle.

Die KBL-G-Plattform integriert dank EMIB Intel Core-Prozessoren und AMD Radeon RX Vega M-GPUs. Sie vereint die hohe Rechenleistung der Intel-Prozessoren mit der exzellenten Grafikleistung der AMD-GPUs und bietet eine hervorragende Kühlung. Dieser Chip schrieb Geschichte und hob das Produkterlebnis auf ein neues Niveau.

   Basierend auf der Z-Achsen-Erweiterung Fortschrittliche Verpackungstechnologie  

Fortschrittliche Packaging-Technologien, die auf der Z-Achsen-Erweiterung basieren, nutzen hauptsächlich TSV (Through-Surface Valve) zur Signalverlängerung und -verbindung. TSV lässt sich in 2.5D-TSV und 3D-TSV unterteilen. Mithilfe der TSV-Technologie können mehrere Chips vertikal gestapelt und miteinander verbunden werden.

In der 3D-TSV-Technologie liegen die Chips sehr nah beieinander, wodurch die Verzögerung minimiert wird. Zudem reduziert die verkürzte Verbindungslänge parasitäre Effekte, was höhere Betriebsfrequenzen ermöglicht und somit die Leistung verbessert und die Kosten senkt. Die TSV-Technologie ist eine Schlüsseltechnologie für die dreidimensionale Gehäusefertigung. Forschungseinrichtungen wie Halbleiterhersteller, IC-Foundries, Packaging-Foundries, Entwickler neuer Technologien, Universitäten und Forschungsinstitute sowie Technologieallianzen haben umfangreiche Forschungs- und Entwicklungsarbeiten zu TSV-Prozessen durchgeführt. Es ist außerdem wichtig zu beachten, dass trotz der Signalverlängerung und -verbindung mittels TSV bei fortschrittlichen Gehäusetechnologien auf Basis der Z-Achsen-Erweiterung die RDL-Technologie (Remote Dipoling) weiterhin unerlässlich ist. Beispielsweise ist eine lokale Verbindung mittels RDL erforderlich, wenn die TSVs der oberen und unteren Chips nicht ausgerichtet werden können.    5.CoWoS
CoWoS (Chip-on-Wafer-on-Substrate) ist eine von TSMC eingeführte 2.5D-Packaging-Technologie. Bei CoWoS wird der Chip auf einer Silizium-Adapterplatine (Interposer) verpackt, die Silizium-Adapterplatine nutzt hochdichte Verdrahtung zur Verbindung und wird dann auf dem Packaging-Substrat installiert, wie in der Abbildung unten dargestellt.

CoWoS und das bereits erwähnte InFO stammen beide von TSMC. CoWoS verfügt über einen Silizium-Interposer, InFO hingegen nicht. CoWoS zielt mit einer relativ hohen Anzahl an Anschlüssen und einem großen Gehäuse auf den High-End-Markt ab. InFO hingegen ist auf den kostengünstigen Markt ausgerichtet und bietet ein kleineres Gehäuse mit weniger Anschlüssen.

TSMC begann 2012 mit der Massenproduktion von CoWoS. Durch diese Technologie werden mehrere Chips zusammen verpackt und über einen hochdichten Silizium-Interposer miteinander verbunden, wodurch die Vorteile einer kleinen Gehäusegröße, hoher Leistung, geringem Stromverbrauch und weniger Pins erreicht werden.

Die CoWoS-Technologie findet breite Anwendung. Sowohl Nvidias GP100 als auch der Google-Chip TPU2.0, der AlphaGo bei seinem Sieg über Ke Jie zugrunde liegt, nutzen CoWoS. Auch die Künstliche Intelligenz (KI) profitiert von CoWoS. Aktuell wird CoWoS von führenden Chipherstellern wie NVIDIA, AMD, Google, XilinX und Huawei HiSilicon unterstützt.

6.HBMHBM (High-Bandwidth Memory) ist ein Speicher mit hoher Bandbreite, der hauptsächlich für den Markt von High-End-Grafikkarten entwickelt wurde. HBM nutzt 3D-TSV- und 2.5D-TSV-Technologie, um mehrere Speicherchips über 3D-TSV zu stapeln und die gestapelten Speicherchips und GPUs auf der Trägerplatine mittels 2.5D-TSV-Technologie zu verbinden. Die folgende Abbildung zeigt ein schematisches Diagramm der HBM-Technologie.

HBM existiert aktuell in drei Versionen: HBM, HBM2 und HBM2E mit Bandbreiten von 128 GB/s, 256 GB/s bzw. 307 GB/s. Die neueste Version, HBM3, befindet sich noch in der Entwicklung. Der HBM-Standard wird von AMD, NVIDIA und Hynix vorangetrieben. AMD setzte als erster Hersteller den HBM-Standard in seiner Flaggschiff-Grafikkarte mit einer Speicherbandbreite von bis zu 512 GB/s ein. NVIDIA zog nach und erreichte mit dem HBM-Standard eine Speicherbandbreite von 1 TB/s. Im Vergleich zu DDR5 bietet HBM eine mehr als dreifach höhere Leistung bei gleichzeitig um 50 % reduziertem Stromverbrauch.  7.HMCDer Hybrid Memory Cube (HMC) ist ein hybrider Speicherwürfel, dessen Standard hauptsächlich von Micron verbreitet wird und der sich an den High-End-Servermarkt richtet, insbesondere an solche mit Multiprozessorarchitektur. HMC nutzt gestapelte DRAM-Chips, um eine höhere Speicherbandbreite zu erzielen. Darüber hinaus integriert HMC den Speichercontroller mittels 3D-TSV-Integrationstechnologie in das DRAM-Stack-Gehäuse. Die folgende Abbildung zeigt ein schematisches Diagramm der HMC-Technologie.

Vergleicht man HBM und HMC, so fallen die großen Ähnlichkeiten auf. Beide DRAM-Chips sind gestapelt und über 3D-TSVs miteinander verbunden; darunter befinden sich Logik-Steuerchips. Der Unterschied liegt darin, dass HBM über Interposer und GPU verbunden ist, während HMC direkt auf dem Substrat montiert ist und somit auf Interposer und 2.5D-TSVs verzichtet. Im HMC-Stack beträgt der Durchmesser der 3D-TSVs etwa 5–6 µm, und ihre Anzahl übersteigt 2000. DRAM-Chips sind üblicherweise auf 50 µm dünn und werden über 20 µm MicroBumps verbunden. Früher waren Speichercontroller im Prozessor integriert, was die Entwicklung von Speichercontrollern in High-End-Servern mit einer großen Anzahl von Speichermodulen sehr komplex machte. Durch die Integration des Speichercontrollers in das Speichermodul hat sich dessen Design deutlich vereinfacht. Darüber hinaus nutzt HMC eine serielle Hochgeschwindigkeitsschnittstelle (SerDes) zur Implementierung einer Hochgeschwindigkeitsschnittstelle, die sich für Situationen eignet, in denen Prozessor und Speicher weit voneinander entfernt sind.  8.Wide-IODie Wide-IO-Technologie (Wide Input Output) für Breitband-Ein- und Ausgänge wird hauptsächlich von Samsung vorangetrieben und ist mittlerweile in der zweiten Generation verfügbar. Sie ermöglicht eine Speicherschnittstellenbreite von bis zu 512 Bit und eine Betriebsfrequenz von bis zu 1 GHz. Die Gesamtbandbreite des Speichers beträgt bis zu 68 GB/s und ist damit doppelt so hoch wie die der DDR4-Schnittstelle (34 GB/s). Wide-IO wird durch das Stapeln des Speicherchips auf den Logikchip realisiert. Die Verbindung zwischen Speicherchip, Logikchip und Substrat erfolgt über 3D-TSV (Tuned Silicium Vehicle), wie in der Abbildung unten dargestellt.

Wide-IO nutzt die Vorteile der vertikalen Stapelbauweise der TSV-Architektur und ermöglicht so die Herstellung mobiler Speicher mit den erforderlichen Geschwindigkeits-, Kapazitäts- und Leistungseigenschaften für mobile Geräte wie Smartphones, Tablets und Handheld-Spielkonsolen. Der Hauptzielmarkt sind mobile Geräte mit geringem Stromverbrauch.  9. FoverosZusätzlich zum bereits vorgestellten EMIB-Technologie-Packaging hat Intel auch die aktive Onboard-Technologie Foveros präsentiert. In der Intel-Technologievorstellung wird Foveros als 3D-Face-to-Face-Chip-Stack für heterogene Integration bezeichnet – ein dreidimensionaler, heterogen integrierter Chipstapel mit Face-to-Face-Anordnung. Der Unterschied zwischen EMIB und Foveros besteht darin, dass EMIB eine 2D-Packaging-Technologie ist, während Foveros eine 3D-Stacking-Technologie darstellt. Im Vergleich zum 2D-EMIB-Packaging-Verfahren eignet sich Foveros besser für kleine Produkte oder solche mit hohem Speicherbandbreitenbedarf. Tatsächlich gibt es hinsichtlich Chip-Performance und Funktionen kaum Unterschiede zwischen EMIB und Foveros. Beide integrieren Chips mit unterschiedlichen Spezifikationen und Funktionen für verschiedene Anwendungsbereiche. Die Vorteile des 3D-Stackings von Foveros zeigen sich jedoch in Bezug auf Größe und Stromverbrauch. Der Stromverbrauch jedes übertragenen Datenbits ist bei Foveros sehr gering. Die Foveros-Technologie erfordert die Reduzierung des Bump-Abstands, die Erhöhung der Dichte und die Chip-Stacking-Technologie. Die Abbildung unten zeigt das schematische Diagramm der Foveros 3D-Verpackungstechnologie.

LakeField, der erste Foveros-3D-Stacked-Motherboard-Chip, integriert einen 10-nm-Ice-Lake-Prozessor und einen 22-nm-Kern. Er bietet vollständige PC-Funktionen und ist dabei nur so groß wie eine Cent-Münze. Obwohl Foveros eine fortschrittlichere 3D-Packaging-Technologie darstellt, ist sie kein Ersatz für EMIB. Intel wird beide Technologien in zukünftigen Fertigungsprozessen kombinieren.  10.Co-EMIB (Foveros + EMIB)Co-EMIB ist eine Kombination aus EMIB und Foveros. EMIB dient hauptsächlich der horizontalen Verbindung und ermöglicht das Zusammenfügen von Chips mit unterschiedlichen Kernen wie bei einem Puzzle. Foveros wird vertikal gestapelt, ähnlich dem Bau eines Hochhauses. Jede Etage kann ein völlig anderes Design aufweisen. Beispielsweise könnte das Erdgeschoss ein Fitnessstudio, das erste Stockwerk ein Bürogebäude und das zweite Stockwerk eine Wohnung sein. Die Packaging-Technologie, die EMIB und Foveros kombiniert, heißt Co-EMIB. Sie ist ein flexibleres Chip-Herstellungsverfahren, das das horizontale Verbinden von Chips auch während des Stapelns ermöglicht. Daher können mit dieser Technologie mehrere 3D-Foveros-Chips über EMIB zu einem größeren Chipsystem verbunden werden. Die Abbildung unten zeigt ein schematisches Diagramm der Co-EMIB-Technologie.

Die Co-EMIB-Gehäusetechnologie bietet eine mit der eines einzelnen Chips vergleichbare Leistung. Der Schlüssel dazu ist die omnidirektionale Verbindungstechnologie ODI (Omni-Directional Interconnect). ODI existiert in zwei Varianten: Neben Verbindungen vom Typ „Aufzug“, die verschiedene Ebenen verbinden, gibt es auch Überführungen, die unterschiedliche dreidimensionale Strukturen verknüpfen, sowie Zwischenebenen zwischen den Ebenen. Dies ermöglicht eine extrem hohe Flexibilität bei verschiedenen Chip-Kombinationen. Die ODI-Gehäusetechnologie erlaubt sowohl horizontale als auch vertikale Verbindungen zwischen Chips.

Co-EMIB nutzt ein neuartiges 3D+2D-Packaging-Verfahren, um das Chipdesign grundlegend zu verändern: weg von der bisherigen flachen Puzzle-Architektur hin zum Stapeln von Bausteinen. Daher kann Co-EMIB neben revolutionären neuen Computerarchitekturen wie dem Quantencomputing auch als Best Practice für die Weiterentwicklung und den Erhalt bestehender Computerarchitekturen und -ökosysteme gelten.

11.SoIC

SoIC, auch bekannt als TSMC-SoIC, ist eine neue Technologie von TSMC (System-on-Integrated-Chips). Die Massenproduktion der SoIC-Technologie von TSMC wird voraussichtlich 2021 beginnen. Was genau ist SoIC? SoIC ist eine innovative Multi-Chip-Stack-Technologie, die Prozesse auf Wafer-Ebene unter 10 Nanometern integriert. Das markanteste Merkmal dieser Technologie ist die No-Bump-Bonding-Struktur, die eine höhere Integrationsdichte und bessere Betriebsleistung ermöglicht. SoIC umfasst zwei technische Varianten: CoW (Chip-on-Wafer) und WoW (Wafer-on-Wafer). Laut TSMC handelt es sich bei SoIC um eine direkte Bonding-Technologie (Wafer-zu-Wafer bzw. Chip-zu-Wafer) im WoW-Verfahren, die zur Front-End-3D-Technologie (FE 3D) gehört. Die zuvor genannten Varianten InFO und CoWoS zählen hingegen zur Back-End-3D-Technologie (BE 3D). TSMC und Siemens EDA (Mentor) kooperieren im Bereich der SoIC-Technologie und bringen zugehörige Design- und Verifizierungswerkzeuge auf den Markt. Die folgende Abbildung vergleicht die Integration von 3D-ICs und SoICs.

Die Fertigungsprozesse von SoIC und 3D-IC weisen gewisse Ähnlichkeiten auf. Der Schlüssel zum Erfolg von SoIC liegt in der Realisierung einer Verbindungsstruktur ohne Bumps. Zudem ist die TSV-Dichte höher als bei herkömmlichen 3D-ICs. Die Verbindung zwischen den mehrlagigen Chips erfolgt direkt über extrem kleine TSVs. Die obige Abbildung vergleicht die TSV-Dichte und die Bump-Größe bei 3D-IC und SoIC. Die TSV-Dichte von SoIC ist deutlich höher als die von 3D-IC. Gleichzeitig wird für die Chipverbindung ebenfalls die direkte Bonding-Technologie ohne Bumps verwendet. Der Chipabstand ist geringer und die Integrationsdichte höher. Daher weisen SoIC-Produkte auch eine höhere Funktionsdichte als herkömmliche 3D-ICs auf.  12.X-CubeX-Cube (eXtended-Cube) ist eine von Samsung vorgestellte 3D-Integrationstechnologie, die mehr Speicher auf kleinerem Raum ermöglicht und die Signaldistanz zwischen den Einheiten verkürzt. X-Cube kommt in Prozessen zum Einsatz, die hohe Leistung und Bandbreite erfordern, wie beispielsweise 5G, künstliche Intelligenz (KI) sowie tragbare oder mobile Geräte und Anwendungen mit hohem Rechenleistungsbedarf. X-Cube nutzt die TSV-Technologie, um SRAM auf Logikzellen zu stapeln und so mehr Speicher auf kleinerem Raum unterzubringen. Wie die Technologiedemonstration von X-Cube zeigt, ermöglicht die 3D-Technologie im Gegensatz zur bisherigen 2D-Parallelverpackung mehrerer Chips das Stapeln und Verpacken mehrerer Chips, wodurch die fertige Chipstruktur kompakter wird. Die TSV-Technologie verbindet die Chips, reduziert den Stromverbrauch und erhöht gleichzeitig die Übertragungsrate. Diese Technologie wird in zukunftsweisenden Bereichen wie 5G, KI, AR, HPC, mobilen Chips und VR Anwendung finden.

Die X-Cube-Technologie verkürzt die Signalübertragungsdistanz zwischen Chips erheblich, erhöht die Datenübertragungsgeschwindigkeit, reduziert den Stromverbrauch und ermöglicht zudem die kundenspezifische Anpassung von Speicherbandbreite und -dichte. Aktuell unterstützt die X-Cube-Technologie bereits 7-nm- und 5-nm-Prozesse. Samsung wird die Zusammenarbeit mit globalen Halbleiterunternehmen fortsetzen, um diese Technologie in einer neuen Generation von Hochleistungschips einzusetzen.  
    Zusammenfassen  Fortschrittliche VerpackungstechnologieIn diesem Artikel beschreiben wir zwölf der heute gängigsten fortschrittlichen Gehäusetechnologien. Die folgende Tabelle stellt diese Technologien einem horizontalen Vergleich gegenüber.

Der Vergleich zeigt, dass die Entstehung und rasante Entwicklung fortschrittlicher Packaging-Technologien hauptsächlich in den letzten zehn Jahren stattfand. Die Integrationstechnologien umfassen 2D, 2.5D, 3D, 3D+2D und 3D+2.5D. Die Funktionsdichte lässt sich in niedrig, mittel, hoch und extrem hoch einteilen. Anwendungsgebiete sind unter anderem 5G, KI, Wearables, Mobilgeräte, Hochleistungsserver, High-Performance-Computing und Hochleistungsgrafikkarten. Zu den wichtigsten Herstellern zählen namhafte Chiphersteller wie TSMC, Intel und Samsung, was den Trend zur Integration fortschrittlicher Packaging-Technologien in die Chipfertigung widerspiegelt.

Abschließend fassen wir zusammen: Der Zweck von Advanced Packaging ist:

Funktionsdichte verbessern, Verbindungslängen verkürzen, Systemleistung steigern und Gesamtstromverbrauch reduzieren.

Fortschrittliche Packaging-Technologien stellen neue Anforderungen an EDA-Tools. Diese müssen FIWLP-, FOWLP-, 2.5DTSV- und 3D-TSV-Design sowie Multi-Substrat-Design unterstützen. Da Silizium-Interposer und Packaging-Substrat häufig in einem Produkt integriert sind, haben führende EDA-Anbieter neue Tools zur Unterstützung des Designs und der Verifikation fortschrittlicher Packaging-Technologien entwickelt. Synopsys, Cadence und Siemens EDA (Mentor) sind hierbei aktiv beteiligt.

Die Abbildung unten zeigt einen Screenshot des erweiterten Packaging-Designs des Siemens EDA XPD-Tools. Das Design umfasst 3D-TSV- und 2.5D-TSV-Designs, Interposer, Substrat, Flip-Chip, Microbump, BGA und weitere Elemente, die im EDA-Tool detailliert und präzise abgebildet sind. Ausführliche Informationen zu den Designmethoden des erweiterten Packagings finden Sie im demnächst erscheinenden Buch „Mikrosysteme auf Basis von SiP-Technologie“.

Typisches fortschrittliches Packaging-Design (Screenshot des Siemens EDA XPD-Designs)

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