Il existe des raisons historiques expliquant la notoriété d'une technologie initialement cantonnée à un domaine professionnel restreint, et ce phénomène est indissociable de la promotion par des entreprises renommées. C'est Apple qui a popularisé la technologie SiP, et c'est grâce à TSMC que l'encapsulation avancée a pu attirer l'attention du grand public. Apple a annoncé que son iWatch utilisait la technologie SiP, et celle-ci est devenue largement connue depuis. TSMC a quant à elle déclaré qu'au-delà des technologies de pointe, l'encapsulation avancée était également essentielle. Par conséquent, l'industrie considère désormais l'encapsulation avancée comme aussi importante que les technologies de pointe. Ces dernières années, les technologies d'encapsulation avancée ont continué d'émerger, et de nouveaux termes ont fait leur apparition, créant parfois une certaine confusion. On peut actuellement recenser au moins une douzaine de termes liés à l'encapsulation avancée. Par exemple : WLP (Wafer Level Package), FIWLP (Fan-in Wafer Level Package), FOWLP (Fan-Out Wafer Level Package), eWLB (embedded Wafer Level BallGrid Array), CSP (Chip Scale Package), WLCSP (Wafer Level Chip Scale Package), CoW (Chip on Wafer), WoW (Wafer on Wafer), FOPLP (Fan-Out Panel Level Package), InFO (Integrated Fan-Out), CoWoS (Chip-on-Wafer-on-Substrate), HBM (High-Bandwidth Memory), HMC (Hybrid MemoryCube), Wide-IO (Wide Input Output), EMIB (Embedded Multi-Die Interconnect Bridge), Foveros, Co-EMIB, ODI (Omni-Directional Interconnect), 3D IC, SoIC, X-Cube… etc. : ce sont des technologies d’encapsulation avancées. Comment distinguer et comprendre ces technologies fascinantes ? Voici ce que cet article vise à expliquer aux lecteurs. Tout d'abord, pour faciliter la distinction, nous divisons les emballages avancés en deux catégories :① Technologie d'emballage avancée basée sur l'extension du plan XY, principalement par le biais de RDL pour l'extension et l'interconnexion des signaux ;② Technologie d'emballage avancée basée sur l'extension de l'axe Z, principalement par le biais de TSV pour l'extension et l'interconnexion des signaux.  
   Basé sur l'extension du plan XY Technologie d'emballage avancée
 

Le plan XY désigne ici la plaquette ou le plan XY de la puce. La particularité de ce type de boîtier est l'absence de TSV (interconnexion traversante) dans le silicium. L'extension du signal est principalement réalisée via la couche RDL (couche de redissolution ductile). Il n'y a généralement pas de substrat. Le câblage RDL est fixé au corps en silicium de la puce ou sur un surmoulage. L'absence de substrat permet d'obtenir des boîtiers relativement fins, largement utilisés aujourd'hui dans les smartphones.

1．FOWLP

Le FOWLP (Fan-out Wafer Level Package) est un type de WLP (Wafer Level Package), il est donc nécessaire de comprendre d'abord le conditionnement au niveau de la plaquette WLP.

Avant l'avènement de la technologie WLP, les étapes traditionnelles du processus d'encapsulation étaient principalement réalisées après la découpe et le tranchage de la puce. La plaquette était d'abord découpée, puis conditionnée sous différentes formes.

L'encapsulation au niveau de la plaquette (WLP) est apparue vers l'an 2000. Il en existe deux types : Fan-in et Fan-out. L'encapsulation WLP diffère de l'encapsulation traditionnelle. Le processus d'encapsulation consiste principalement à manipuler la plaquette, c'est-à-dire à réaliser l'encapsulation complète. Une fois l'encapsulation terminée, la plaquette est découpée en tranches. Grâce à cette découpe, la taille de la puce encapsulée est quasiment identique à celle de la puce nue. C'est pourquoi on l'appelle également CSP (Chip Scale Package) ou WLCSP (Wafer Level Chip Scale Packaging). Ce type d'encapsulation répond à la tendance du marché des produits électroniques grand public légers, compacts et fins. La capacité et l'inductance parasites sont relativement faibles, ce qui lui confère l'avantage d'un faible coût et d'une bonne dissipation thermique.

Au départ, le WLP adoptait principalement le type Fan-in, que l'on peut appeler Fan-in WLP ou FIWLP. Il est principalement utilisé dans les puces de petite surface et comportant moins de broches.

Avec les progrès de la technologie des circuits intégrés, la surface des puces diminue, ce qui limite le nombre de broches disponibles. C'est pourquoi le boîtier Fan-Out WLP, également appelé FOWLP, a été développé. Il exploite pleinement les lignes RDL pour les connexions hors de la zone de la puce, permettant ainsi d'obtenir davantage de broches.

Dans le procédé FOWLP, les pistes RDL et Bump étant destinées à la périphérie de la puce nue, cette dernière doit d'abord être découpée et segmentée. Les puces nues ainsi obtenues sont ensuite réassemblées selon le processus de fabrication de la plaquette. Enfin, grâce à un traitement par lots et à l'interconnexion par câblage métallisé, le boîtier final est formé. Le processus d'encapsulation FOWLP est illustré dans la figure ci-dessous.

FOWLP est pris en charge par de nombreuses entreprises, chacune utilisant sa propre appellation. La figure ci-dessous présente les solutions FOWLP proposées par les principales entreprises.

Que ce soit en mode Fan-in ou Fan-out, la connexion entre le boîtier WLP (Wafer-Level Packaging) et le circuit imprimé se fait par retournement de puce (flip chip). La face active de la puce est orientée vers le circuit imprimé, ce qui permet d'obtenir le chemin électrique le plus court et, par conséquent, une vitesse accrue et des effets parasites réduits. Par ailleurs, grâce au conditionnement par lots, la totalité de la plaquette peut être conditionnée en une seule fois, et la réduction des coûts constitue un autre facteur déterminant du développement du boîtier WLP.  2．INFOSInFO (Integrated Fan-out) est une technologie d'encapsulation FOWLP avancée développée par TSMC en 2017. Elle intègre plusieurs procédés d'encapsulation Fan-Out, contrairement au FOWLP qui se concentre sur le processus d'encapsulation Fan-Out lui-même. InFO permet l'intégration de plusieurs puces et s'applique à l'encapsulation de puces radiofréquences et sans fil, de processeurs et de puces de bande de base, de processeurs graphiques et de puces réseau. Le schéma ci-dessous compare les technologies FIWLP, FOWLP et InFO.

Les processeurs des iPhone d'Apple étaient initialement produits par Samsung, mais TSMC a pris en charge la fabrication de deux générations de processeurs pour iPhone, à commencer par l'Apple A11. L'une des clés de ce succès réside dans la nouvelle technologie d'encapsulation InFO de TSMC, qui permet l'interconnexion directe des puces, réduisant ainsi l'épaisseur et libérant un espace précieux pour les batteries ou d'autres composants.

Apple a commencé à utiliser l'encapsulation InFO avec l'iPhone 7 et continuera de l'utiliser. L'iPhone 8, l'iPhone X et d'autres marques de téléphones mobiles adopteront également cette technologie à l'avenir. Le partenariat entre Apple et TSMC a modifié le champ d'application de la technologie FOWLP et permettra au marché d'accepter progressivement et de généraliser l'utilisation de l'encapsulation FOWLP (InFO).  3.FOPLPLe packaging au niveau panneau FOPLP (Fan-out Panel Level Package) s'appuie sur les concepts et la technologie FOWLP, mais utilise un panneau plus grand, permettant ainsi la production en série de produits encapsulés plusieurs fois supérieurs à la taille des puces sur plaquettes de silicium de 300 mm. La technologie FOPLP est une extension de la technologie FOWLP. Elle réalise le processus de Fan-Out sur une carte porteuse carrée plus grande, d'où son nom. Cette carte porteuse peut être un circuit imprimé (PCB) ou une plaquette en verre pour les écrans LCD. Actuellement, FOPLP utilise une carte porteuse PCB de 24 à 18 pouces (610 à 457 mm), dont la surface est environ quatre fois supérieure à celle d'une plaquette de silicium de 300 mm. On peut donc la considérer comme un processus unique permettant la production en série de produits encapsulés de pointe quatre fois plus grands qu'une plaquette de silicium de 300 mm. À l'instar du procédé FOWLP, la technologie FOPLP intègre les étapes de fabrication et de finition du packaging. Il peut être considéré comme un procédé d'emballage unique, permettant ainsi de réduire considérablement les coûts de production et de matériaux. L'image ci-dessous compare les procédés FOWLP et FOPLP.

La technologie FOPLP utilise la fabrication de circuits imprimés pour produire les lignes RDL. Sa largeur et son espacement sont actuellement supérieurs à 10 µm. Elle utilise des équipements CMS pour le montage des puces et des composants passifs. La surface de ses panneaux étant bien supérieure à celle des plaquettes, un plus grand nombre de produits peut être conditionné simultanément. Comparée à la technologie FOWLP, la FOPLP présente un avantage économique significatif. Actuellement, les principaux fabricants de puces électroniques au monde, tels que Samsung Electronics et ASE, investissent activement dans le procédé FOPLP.  4.EMIBLa technologie d'encapsulation avancée EMIB (Embedded Multi-Die Interconnect Bridge), basée sur un pont d'interconnexion multi-puces intégré, a été proposée et largement mise en œuvre par Intel. Contrairement aux trois autres technologies d'encapsulation avancées décrites précédemment, l'EMIB est un boîtier sur substrat. L'absence de TSV (Transferts Interconnectés Transistorisés) la classe également parmi les technologies d'encapsulation avancées reposant sur l'extension du plan XY. Le concept EMIB est similaire à l'encapsulation 2.5D basée sur des interposeurs en silicium, qui consiste en une interconnexion locale haute densité à travers des plaquettes de silicium. Comparée à l'encapsulation 2.5 pouces traditionnelle, la technologie EMIB offre un rendement d'encapsulation optimal, ne nécessite aucun processus supplémentaire et sa conception est simplifiée grâce à l'absence de TSV. Alors que les puces SoC traditionnelles (CPU, GPU, contrôleur mémoire et contrôleur d'E/S) ne peuvent être fabriquées qu'avec un seul procédé de fabrication, la technologie EMIB permet de répondre aux exigences élevées en matière de procédés de fabrication et d'utiliser un procédé 10 nm. Les unités d'E/S et de communication peuvent être gravées en 14 nm, et la mémoire en 22 nm. L'EMIB permet ainsi d'intégrer trois procédés de fabrication différents au sein d'un seul processeur. L'image ci-dessous est un schéma de l'EMIB.    

Comparées aux interposeurs en silicium, les plaquettes de silicium EMIB sont plus petites, plus flexibles et plus économiques. La technologie d'encapsulation EMIB permet d'intégrer des processeurs, des E/S, des GPU et même des FPGA, des puces d'IA et autres, selon les besoins. Elle permet d'intégrer des puces gravées en 10 nm, 14 nm, 22 nm et autres procédés différents sur une seule puce, répondant ainsi aux exigences des entreprises en matière de flexibilité.

Grâce à EMIB, la plateforme KBL-G intègre des processeurs Intel Core et des GPU AMD Radeon RX Vega M. Elle combine la puissance de calcul des processeurs Intel aux excellentes performances graphiques des GPU AMD, tout en offrant un refroidissement optimal. Cette puce a marqué l'histoire et révolutionné l'expérience utilisateur.

   Basé sur l'extension de l'axe Z Technologie d'emballage avancée  

Les technologies d'encapsulation avancées basées sur l'extension selon l'axe Z utilisent principalement les interconnexions verticales (TSV) pour l'extension et l'interconnexion des signaux. On distingue les TSV 2.5D et les TSV 3D. Grâce à cette technologie, plusieurs puces peuvent être empilées verticalement et interconnectées.

Dans la technologie TSV 3D, les puces sont très proches les unes des autres, ce qui réduit considérablement la latence. De plus, la longueur d'interconnexion réduite diminue les effets parasites associés, permettant ainsi au dispositif de fonctionner à des fréquences plus élevées. Il en résulte des gains de performance et une réduction significative des coûts. La technologie TSV est une technologie clé pour l'encapsulation tridimensionnelle. Des organismes de recherche, notamment des fabricants de semi-conducteurs intégrés, des fonderies de circuits intégrés, des fonderies d'encapsulation, des développeurs de technologies émergentes, des universités, des instituts de recherche et des alliances technologiques, ont mené de nombreux travaux de recherche et développement sur les procédés TSV. Par ailleurs, il est important de noter que, bien que les technologies d'encapsulation avancées basées sur l'extension selon l'axe Z utilisent principalement l'extension et l'interconnexion des signaux via TSV, la technologie RDL reste indispensable. Par exemple, si les TSV des puces supérieure et inférieure ne peuvent être alignés, une interconnexion locale via RDL est nécessaire.    5.CoWoS
CoWoS (Chip-on-Wafer-on-Substrate) est une technologie d'encapsulation 2.5D lancée par TSMC. CoWoS encapsule la puce sur une carte d'adaptation en silicium (interposeur), utilise un câblage haute densité sur cette carte pour l'interconnexion, puis l'installe sur le substrat d'encapsulation, comme illustré dans la figure ci-dessous.

CoWoS et InFO, mentionné précédemment, sont tous deux fabriqués par TSMC. CoWoS intègre un interposeur en silicium, contrairement à InFO. CoWoS est destiné au marché haut de gamme, avec un nombre de connexions et une taille de boîtier relativement importants. InFO, quant à lui, vise le marché économique, avec un boîtier et un nombre de connexions plus réduits.

TSMC a commencé la production en série de CoWoS en 2012. Grâce à cette technologie, plusieurs puces sont encapsulées ensemble et interconnectées via un interposeur en silicium haute densité, ce qui permet d'obtenir une taille d'encapsulation réduite, des performances élevées, une faible consommation d'énergie et un nombre réduit de broches.

La technologie CoWoS est largement utilisée. Les puces GP100 de Nvidia et TPU2.0 de Google, qui équipent AlphaGo et ont permis de vaincre Ke Jie, utilisent toutes deux la technologie CoWoS. L'intelligence artificielle (IA) bénéficie également de contributions de CoWoS. Actuellement, CoWoS est prise en charge par des fabricants de puces haut de gamme tels que NVIDIA, AMD, Google, Xilinx et Huawei HiSilicon.

6.HBMLa mémoire HBM (High-Bandwidth Memory) est une mémoire à large bande passante principalement destinée au marché des cartes graphiques haut de gamme. Elle utilise les technologies TSV 3D et TSV 2.5D pour empiler plusieurs puces mémoire grâce à l'interconnexion TSV 3D, et la technologie TSV 2.5D pour interconnecter ces puces et les GPU sur la carte porteuse. La figure ci-dessous illustre le schéma de la technologie HBM.

La mémoire HBM compte actuellement trois versions : HBM, HBM2 et HBM2E, offrant des bandes passantes respectives de 128 Go/s, 256 Go/s et 307 Go/s. La version la plus récente, HBM3, est encore en développement. La norme HBM est promue par AMD, NVIDIA et Hynix. AMD a été le premier à utiliser la norme HBM dans sa carte graphique phare, avec une bande passante mémoire atteignant 512 Go/s. NVIDIA a ensuite utilisé cette norme pour atteindre une bande passante de 1 To/s. Comparée à la DDR5, la HBM offre des performances plus de trois fois supérieures, tout en réduisant la consommation d'énergie de moitié.  7.HMCLe cube de stockage hybride HMC (Hybrid Memory Cube), dont la norme est principalement promue par Micron, cible le marché des serveurs haut de gamme, notamment pour les architectures multiprocesseurs. Le HMC utilise des puces DRAM empilées pour obtenir une bande passante mémoire accrue. De plus, le contrôleur mémoire est intégré au sein du boîtier de la pile DRAM grâce à la technologie d'intégration TSV 3D. La figure ci-dessous illustre le schéma de la technologie HMC.

En comparant HBM et HMC, on constate de fortes similitudes. Les deux types de puces DRAM sont empilées et interconnectées par des TSV 3D, et comportent des puces de contrôle logique sous-jacentes. La différence réside dans l'interconnexion : la HBM est interconnectée via un interposeur et le GPU, tandis que la HMC est installée directement sur le substrat, sans interposeur ni TSV 2.5D. Dans l'empilement HMC, le diamètre des TSV 3D est d'environ 5 à 6 µm, et leur nombre dépasse 2 000. Les puces DRAM sont généralement amincies à 50 µm et connectées par des microbilles de 20 µm. Auparavant, les contrôleurs de mémoire étaient intégrés au processeur, ce qui complexifiait considérablement leur conception dans les serveurs haut de gamme nécessitant un grand nombre de modules de mémoire. Désormais, grâce à l'intégration du contrôleur de mémoire au sein du module, sa conception est grandement simplifiée. De plus, HMC utilise une interface série à haut débit (SerDes) pour implémenter une interface à haut débit, ce qui convient aux situations où le processeur et la mémoire sont éloignés.  8. Large-IOLa technologie d'entrée/sortie à large bande Wide-IO (Wide Input Output), principalement développée par Samsung, a atteint sa deuxième génération. Elle permet une largeur d'interface mémoire jusqu'à 512 bits et une fréquence de fonctionnement pouvant atteindre 1 GHz. La bande passante mémoire totale atteint 68 Go/s, soit le double de celle de l'interface DDR4 (34 Go/s). La technologie Wide-IO est mise en œuvre en empilant la puce mémoire sur la puce logique. La puce mémoire est connectée à la puce logique et au substrat par des interconnexions TSV 3D, comme illustré ci-dessous.

L'architecture Wide-IO, grâce à son empilement vertical (TSV), permet de créer des mémoires mobiles aux performances, capacités et consommations énergétiques adaptées aux appareils mobiles tels que les smartphones, les tablettes et les consoles de jeux portables. Son principal marché cible est celui des appareils mobiles à faible consommation.  9.FoverosOutre la technologie d'encapsulation avancée EMIB présentée précédemment, Intel a également lancé la technologie Foveros. Dans sa présentation, Intel décrit Foveros comme une pile de puces hétérogènes intégrées en trois dimensions, empilée face à face. La différence entre EMIB et Foveros réside dans le fait que la première est une technologie d'encapsulation 2D, tandis que la seconde est une technologie d'empilement 3D. Comparée à la méthode d'encapsulation 2D EMIB, Foveros est plus adaptée aux produits de petite taille ou à ceux nécessitant une bande passante mémoire plus élevée. En réalité, les performances et les fonctionnalités des puces sont similaires entre EMIB et Foveros. Toutes deux intègrent des puces aux spécifications et fonctions différentes pour remplir des rôles distincts. Cependant, en termes de taille et de consommation d'énergie, l'empilement 3D de Foveros présente des avantages indéniables. La consommation d'énergie par bit de données transmis par Foveros est très faible. La technologie Foveros repose sur la réduction de l'espacement des plots de mémoire, l'augmentation de la densité et l'empilement des puces. La figure ci-dessous présente le schéma de la technologie d'emballage 3D de Foveros.

LakeField, la première puce de carte mère empilée en 3D Foveros, intègre un processeur Ice Lake 10 nm et un cœur 22 nm. Elle offre toutes les fonctionnalités d'un PC et ne pèse que quelques centimes. Bien que Foveros soit une technologie d'encapsulation 3D plus avancée, elle ne remplace pas EMIB. Intel combinera les deux technologies dans les prochaines productions.  10．Co-EMIB（Foveros + EMIB）Co-EMIB est une combinaison d'EMIB et de Foveros. EMIB assure principalement les connexions horizontales, permettant d'assembler des puces aux cœurs différents comme les pièces d'un puzzle. Foveros, quant à lui, s'empile verticalement, à l'image d'un immeuble de grande hauteur. Chaque étage peut avoir une fonction totalement différente : par exemple, le rez-de-chaussée peut abriter une salle de sport, le premier étage des bureaux et le deuxième étage des appartements. La technologie d'encapsulation qui combine EMIB et Foveros est appelée Co-EMIB. Il s'agit d'une méthode de fabrication de puces plus flexible, permettant de poursuivre l'assemblage horizontal des puces tout en les empilant. Ainsi, cette technologie permet d'assembler plusieurs puces 3D Foveros via EMIB afin de créer un système de puces plus complexe. L'image ci-dessous illustre le principe de la technologie Co-EMIB.

La technologie d'encapsulation Co-EMIB offre des performances comparables à celles d'une puce unique. Cette performance repose sur la technologie d'interconnexion omnidirectionnelle ODI (Omni-Directional Interconnect). L'ODI se décline en deux types : les connexions de type ascenseur reliant les différentes couches, les ponts reliant différentes structures tridimensionnelles et les mezzanines entre les couches, permettant ainsi une flexibilité extrême dans la combinaison des puces. La technologie d'encapsulation ODI permet des interconnexions horizontales et verticales.

Co-EMIB utilise une nouvelle méthode d'encapsulation 3D + 2D qui révolutionne la conception des puces, passant d'une approche plane et modulaire à une approche par blocs empilés. Ainsi, outre son potentiel pour les architectures informatiques novatrices telles que l'informatique quantique, Co-EMIB représente une solution optimale pour la maintenance et la pérennisation des architectures et écosystèmes informatiques existants.

11.SoIC

SoIC, également connu sous le nom de TSMC-SoIC, est une nouvelle technologie proposée par TSMC (System-on-Integrated-Chips). La production en série de la technologie SoIC de TSMC est prévue pour 2021. Qu'est-ce que SoIC exactement ? Il s'agit d'une technologie innovante d'empilement multi-puces permettant d'intégrer des procédés au niveau de la plaquette avec une finesse de gravure inférieure à 10 nanomètres. Sa principale caractéristique est l'absence de plots de connexion, ce qui se traduit par une densité d'intégration plus élevée et des performances opérationnelles améliorées. SoIC comprend deux variantes techniques : CoW (Chip-on-wafer) et WoW (Wafer-on-wafer). Selon TSMC, SoIC est une technologie de liaison directe (Bonding) entre plaquettes WoW ou entre puces CoW, appartenant à la technologie 3D frontale (FE 3D). Les technologies InFO et CoWoS mentionnées précédemment appartiennent quant à elles à la technologie 3D dorsale (BE 3D). TSMC et Siemens EDA (Mentor) collaborent sur la technologie SoIC et lancent des outils de conception et de vérification associés. La figure ci-dessous compare l'intégration 3D IC et SoIC.

Plus précisément, les procédés de fabrication des SoIC et des circuits intégrés 3D sont assez similaires. La particularité des SoIC réside dans l'obtention d'une structure de jonction sans plots, et leur densité de TSV est également supérieure à celle des circuits intégrés 3D traditionnels. L'interconnexion entre les puces multicouches est réalisée directement par des TSV extrêmement petits. La figure ci-dessus compare la densité de TSV et la taille des plots dans les circuits intégrés 3D et les SoIC. On constate que la densité de TSV des SoIC est bien supérieure à celle des circuits intégrés 3D. Par ailleurs, l'interconnexion entre les puces des SoIC utilise également une technologie de liaison directe sans plots. L'espacement entre les puces est plus faible et la densité d'intégration est plus élevée. De ce fait, les produits SoIC présentent également une densité fonctionnelle supérieure à celle des circuits intégrés 3D traditionnels.  12.X-CubeX-Cube (eXtended-Cube) est une technologie d'intégration 3D annoncée par Samsung. Elle permet d'intégrer davantage de mémoire dans un espace réduit et de raccourcir la distance de transmission entre les unités. X-Cube est utilisée dans les processus exigeant des performances et une bande passante élevées, tels que la 5G, l'intelligence artificielle, les appareils et applications mobiles ou portables nécessitant une puissance de calcul importante. X-Cube utilise la technologie TSV pour empiler la SRAM sur les cellules logiques, ce qui permet d'intégrer davantage de mémoire dans un espace réduit. Comme l'a démontré la démonstration de la technologie X-Cube, contrairement à l'ancien packaging parallèle 2D de plusieurs puces, le packaging 3D de X-Cube permet d'empiler et d'intégrer plusieurs puces, rendant la structure finale de la puce plus compacte. La technologie TSV est utilisée pour connecter les puces, ce qui réduit la consommation d'énergie tout en augmentant le débit de transmission. Cette technologie sera utilisée dans les domaines les plus pointus tels que la 5G, l'IA, la RA, le HPC, les puces mobiles et la VR.

La technologie X-Cube réduit considérablement la distance de transmission des signaux entre les puces, augmente la vitesse de transmission des données, diminue la consommation d'énergie et permet de personnaliser la bande passante et la densité de la mémoire selon les besoins du client. Actuellement, la technologie X-Cube est compatible avec les procédés de gravure 7 nm et 5 nm. Samsung continuera de collaborer avec les principaux fabricants de semi-conducteurs au niveau mondial afin de déployer cette technologie dans une nouvelle génération de puces hautes performances.  
    Résumer  Technologie d'emballage avancéeCet article décrit douze des technologies d'encapsulation avancées les plus courantes aujourd'hui. Le tableau ci-dessous compare horizontalement ces technologies.

La comparaison révèle que l'émergence et le développement rapide du packaging avancé se sont principalement produits au cours des dix dernières années. Ses technologies d'intégration comprennent principalement les architectures 2D, 2.5D, 3D, 3D+2D et 3D+2.5D. La densité fonctionnelle se décline en quatre niveaux : faible, moyenne, élevée et très élevée. Les domaines d'application sont variés : 5G, intelligence artificielle, objets connectés, appareils mobiles, serveurs haute performance, calcul haute performance, cartes graphiques haute performance, etc. Parmi les principaux fabricants de ces technologies figurent des constructeurs de puces de renom tels que TSMC, Intel et Samsung, ce qui illustre la tendance à l'intégration du packaging avancé et de la fabrication de puces.

En résumé, l'objectif du packaging avancé est :

Améliorer la densité fonctionnelle, raccourcir la longueur des interconnexions, améliorer les performances du système et réduire la consommation énergétique globale.

L'encapsulation avancée impose également de nouvelles exigences aux outils de CAO. Ces outils doivent prendre en charge la conception FIWLP, FOWLP, 2.5DTSV et 3DTSV, ainsi que la conception multi-substrats. L'interposeur en silicium et le substrat d'encapsulation étant souvent intégrés dans un même produit, les principaux éditeurs d'outils de CAO ont développé de nouveaux solutions pour la conception et la vérification de l'encapsulation avancée. Synopsys, Cadence et Siemens EDA (Mentor) participent activement à ce développement.

La figure ci-dessous présente une capture d'écran de la conception avancée d'encapsulation réalisée avec l'outil Siemens EDA XPD. Cette conception inclut des interconnexions TSV 3D et 2.5D, un interposeur, un substrat, une puce retournée (FlipChip), des microbilles (Microbump), des BGA et d'autres éléments, reproduits avec précision et en détail dans l'outil EDA. Pour une description détaillée des méthodes de conception d'encapsulation avancée, veuillez consulter l'ouvrage « Microsystèmes basés sur la technologie SiP », à paraître prochainement.

Conception d'emballage avancée typique (capture d'écran de Siemens EDA XPD)

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