किसी तकनीक के अपेक्षाकृत सीमित व्यावसायिक क्षेत्र से प्रसिद्ध होने के पीछे ऐतिहासिक कारण होते हैं, और यह प्रसिद्ध कंपनियों के प्रचार से भी अविभाज्य रूप से जुड़ा होता है। एप्पल ने ही SiP को जनता के सामने पेश किया, और TSMC की बदौलत ही उन्नत पैकेजिंग को व्यापक जन ध्यान मिल सका। एप्पल ने कहा कि उसकी iWatch SiP तकनीक का उपयोग करती है, और तब से SiP व्यापक रूप से प्रसिद्ध हो गई है; TSMC ने कहा कि उन्नत तकनीक के अलावा, उसे उन्नत पैकेजिंग में भी शामिल होना आवश्यक है। इसलिए, उद्योग जगत में उन्नत पैकेजिंग को उन्नत तकनीक के समान ही महत्वपूर्ण माना जाता है। हाल के वर्षों में, उन्नत पैकेजिंग तकनीकों का लगातार विकास हुआ है, और एक के बाद एक नए शब्द सामने आए हैं, जिससे कुछ भ्रम की स्थिति पैदा हो गई है। वर्तमान में, उन्नत पैकेजिंग से संबंधित कम से कम दर्जनों नाम हैं जिन्हें गिना जा सकता है। उदाहरण के लिए: WLP (वेफर लेवल पैकेज), FIWLP (फैन-इन वेफर लेवल पैकेज), FOWLP (फैन-आउट वेफर लेवल पैकेज), eWLB (एम्बेडेड वेफर लेवल बॉल ग्रिड ऐरे), CSP (चिप स्केल पैकेज), WLCSP (वेफर लेवल चिप स्केल पैकेज), CoW (चिप ऑन वेफर), WoW (वेफर ऑन वेफर), FOPLP (फैन-आउट पैनल लेवल पैकेज), InFO (इंटीग्रेटेड फैन-आउट), CoWoS (चिप-ऑन-वेफर-ऑन-सब्सट्रेट), HBM (हाई-बैंडविड्थ मेमोरी), HMC (हाइब्रिड मेमोरी क्यूब), Wide-IO (वाइड इनपुट आउटपुट), EMIB (एम्बेडेड मल्टी-डाई इंटरकनेक्ट ब्रिज), Foveros, Co-EMIB, ODI (ओमनी-डायरेक्शनल इंटरकनेक्ट), 3D IC, SoIC, X-क्यूब...आदि...ये सभी उन्नत पैकेजिंग तकनीकें हैं। इन शानदार उन्नत पैकेजिंग तकनीकों को कैसे पहचाना और समझा जाए? यह लेख पाठकों को यही बताना चाहता है। सबसे पहले, आसानी से अंतर समझने के लिए, हम उन्नत पैकेजिंग को दो श्रेणियों में विभाजित करते हैं:① XY तल विस्तार पर आधारित उन्नत पैकेजिंग तकनीकमुख्यतः सिग्नल विस्तार और अंतर्संबंध के लिए आरडीएल के माध्यम से;② जेड-अक्ष विस्तार पर आधारित उन्नत पैकेजिंग तकनीकमुख्यतः सिग्नल विस्तार और अंतर्संबंध के लिए टीएसवी के माध्यम से।  
   XY तल विस्तार पर आधारित उन्नत पैकेजिंग तकनीक
 

यहां XY तल से तात्पर्य वेफर या चिप के XY तल से है। इस प्रकार के पैकेज की विशेषता यह है कि इसमें सिलिकॉन होल के माध्यम से कोई TSV नहीं होता है। सिग्नल एक्सटेंशन तकनीक मुख्य रूप से RDL परत के माध्यम से कार्यान्वित की जाती है। आमतौर पर इसमें कोई सबस्ट्रेट नहीं होता है। RDL वायरिंग चिप के सिलिकॉन बॉडी से या अतिरिक्त मोल्डिंग पर जुड़ी होती है। चूंकि अंतिम पैकेजित उत्पाद में सबस्ट्रेट नहीं होता है, इसलिए ऐसे पैकेज अपेक्षाकृत पतले होते हैं और वर्तमान में स्मार्टफोन में व्यापक रूप से उपयोग किए जाते हैं।

1．FOWLP

FOWLP (फैन-आउट वेफर लेवल पैकेज) एक प्रकार का WLP (वेफर लेवल पैकेज) है, इसलिए हमें पहले WLP वेफर लेवल पैकेजिंग को समझना होगा।

डब्ल्यूएलपी तकनीक के आने से पहले, पारंपरिक पैकेजिंग प्रक्रिया के चरण मुख्य रूप से डाई को काटने और स्लाइस करने के बाद किए जाते थे। पहले वेफर को काटा और स्लाइस किया जाता था, और फिर उसे विभिन्न रूपों में पैक किया जाता था।

वेफर-लेवल पैकेजिंग (WLP) लगभग 2000 में सामने आई। इसके दो प्रकार हैं: फैन-इन (फैन-इन) और फैन-आउट (फैन-आउट)। WLP वेफर-लेवल पैकेजिंग पारंपरिक पैकेजिंग से अलग है। पैकेजिंग प्रक्रिया में, अधिकांश भाग वेफर पर काम करने का होता है, यानी वेफर पर पूरी पैकेजिंग की जाती है, और पैकेजिंग पूरी होने के बाद, इसे टुकड़ों में काटा जाता है। पैकेजिंग पूरी होने के बाद इसे टुकड़ों में काटने के कारण, पैकेज्ड चिप का आकार लगभग बेयर चिप के आकार के बराबर होता है, इसलिए इसे CSP (चिप स्केल पैकेज) या WLCSP (वेफर लेवल चिप स्केल पैकेजिंग) भी कहा जाता है। इस प्रकार की पैकेजिंग हल्के, छोटे, कम ऊँचाई वाले और पतले उपभोक्ता इलेक्ट्रॉनिक उत्पादों के बाजार चलन के अनुरूप है। इसमें पैरासिटिक कैपेसिटेंस और इंडक्टेंस अपेक्षाकृत कम होते हैं, और इसके कई फायदे हैं, जैसे कम लागत और बेहतर ऊष्मा अपव्यय।

प्रारंभ में, WLP ने अधिकतर फैन-इन प्रकार को अपनाया, जिसे फैन-इन WLP या FIWLP कहा जा सकता है। इसका उपयोग मुख्य रूप से छोटे क्षेत्रफल और कम पिन वाले चिप्स में किया जाता है।

आईसी तकनीक में सुधार के साथ, चिप का क्षेत्रफल सिकुड़ता जाता है, और चिप के क्षेत्रफल में पर्याप्त पिन समाहित नहीं हो पाते। इसलिए, फैन-आउट डब्ल्यूएलपी पैकेजिंग फॉर्म, जिसे एफओडब्ल्यूएलपी के नाम से भी जाना जाता है, विकसित किया गया है, जो चिप के बाहरी क्षेत्र में कनेक्शन के लिए आरडीएल का पूर्ण उपयोग करके अधिक पिन प्राप्त करता है।

FOWLP में, चूंकि RDL और Bump को बेयर चिप के बाहरी हिस्से तक ले जाना होता है, इसलिए बेयर चिप वेफर को पहले काटकर अलग-अलग खंडों में विभाजित करना पड़ता है, और फिर स्वतंत्र बेयर चिप्स को वेफर प्रक्रिया में पुनर्गठित किया जाता है। इसके आधार पर, बैच प्रोसेसिंग और मेटलाइज्ड वायरिंग इंटरकनेक्शन के माध्यम से अंतिम पैकेज तैयार किया जाता है। FOWLP एनकैप्सुलेशन प्रक्रिया नीचे दिए गए चित्र में दर्शाई गई है।

कई कंपनियां FOWLP का समर्थन करती हैं, और विभिन्न कंपनियों की नामकरण विधियां अलग-अलग हैं। नीचे दिए गए चित्र में प्रमुख कंपनियों द्वारा प्रदान किए गए FOWLP को दर्शाया गया है।

चाहे फैन-इन हो या फैन-आउट, WLP वेफर-लेवल पैकेजिंग और PCB के बीच कनेक्शन फ्लिप चिप के रूप में होता है। चिप का सक्रिय भाग प्रिंटेड सर्किट बोर्ड की ओर नीचे की ओर होता है, जिससे सबसे छोटा विद्युत पथ प्राप्त होता है, जो उच्च गति और कम परजीवी प्रभावों को भी सुनिश्चित करता है। दूसरी ओर, बैच पैकेजिंग के उपयोग के कारण, पूरे वेफर को एक साथ पैक किया जा सकता है, और लागत में कमी वेफर-लेवल पैकेजिंग का एक और प्रमुख कारण है।  2.जानकारीInFO (इंटीग्रेटेड फैन-आउट) एक उन्नत FOWLP पैकेजिंग तकनीक है जिसे TSMC ने 2017 में विकसित किया था। यह FOWLP प्रक्रिया का एकीकरण है और इसे कई चिप फैन-आउट प्रक्रियाओं के एकीकरण के रूप में समझा जा सकता है, जबकि FOWLP केवल फैन-आउट पैकेजिंग प्रक्रिया पर केंद्रित है। InFO कई चिप्स के एकीकरण की सुविधा देता है और इसका उपयोग रेडियो फ्रीक्वेंसी और वायरलेस चिप्स, प्रोसेसर और बेस बैंड चिप पैकेजिंग, ग्राफिक्स प्रोसेसर और नेटवर्क चिप्स की पैकेजिंग में किया जा सकता है। नीचे दिया गया चित्र FIWLP, FOWLP और InFO का तुलनात्मक आरेख है।

शुरुआती वर्षों में Apple के iPhone प्रोसेसर Samsung द्वारा निर्मित किए जाते थे, लेकिन TSMC ने Apple A11 से शुरू करके iPhone प्रोसेसर की दो पीढ़ियों के लिए ऑर्डर प्राप्त किए हैं। इसकी एक प्रमुख विशेषता TSMC की नई पैकेजिंग तकनीक InFO है, जो चिप्स को सीधे आपस में जोड़ने की अनुमति देती है, जिससे मोटाई कम हो जाती है और बैटरी या अन्य पुर्जों के लिए मूल्यवान स्थान उपलब्ध हो जाता है।

Apple ने iPhone 7 के साथ InFO पैकेजिंग का उपयोग शुरू किया और इसे जारी रखेगा। iPhone 8, iPhone X और भविष्य में अन्य मोबाइल फोन ब्रांड भी इस तकनीक का उपयोग करना शुरू कर देंगे। Apple और TSMC के गठबंधन ने FOWLP तकनीक के अनुप्रयोग की स्थिति को बदल दिया है और इससे बाजार धीरे-धीरे FOWLP (InFO) पैकेजिंग तकनीक को स्वीकार करने और व्यापक रूप से उपयोग करने में सक्षम होगा।  3．FOPLPFOPLP (फैन-आउट पैनल लेवल पैकेज) पैनल-स्तरीय पैकेजिंग, FOWLP के विचारों और तकनीक पर आधारित है, लेकिन इसमें बड़े पैनल का उपयोग किया जाता है, जिससे यह 300 मिमी सिलिकॉन वेफर चिप्स की तुलना में कई गुना बड़े पैकेज्ड उत्पादों का बड़े पैमाने पर उत्पादन कर सकता है। FOPLP तकनीक, FOWLP तकनीक का ही एक विस्तार है। यह एक बड़े वर्गाकार कैरियर बोर्ड पर फैन-आउट प्रक्रिया को अंजाम देती है, इसलिए इसे FOPLP पैकेजिंग तकनीक कहा जाता है। पैनल कैरियर बोर्ड एक PCB कैरियर बोर्ड या LCD पैनल के लिए ग्लास कैरियर बोर्ड हो सकता है। वर्तमान में, FOPLP 24-18 इंच (610-457 मिमी) के PCB कैरियर बोर्ड का उपयोग करता है, जिसका क्षेत्रफल 300 मिमी सिलिकॉन वेफर के क्षेत्रफल का लगभग 4 गुना है। इसलिए, इसे एक ऐसी प्रक्रिया के रूप में देखा जा सकता है जो 300 मिमी सिलिकॉन वेफर के आकार से 4 गुना बड़े उन्नत पैकेजिंग उत्पादों का बड़े पैमाने पर उत्पादन कर सकती है। FOWLP प्रक्रिया की तरह, FOPLP तकनीक भी पैकेजिंग की फ्रंट-एंड और बैक-एंड प्रक्रियाओं को एकीकृत कर सकती है। इसे एक बार की पैकेजिंग प्रक्रिया माना जा सकता है, जिससे उत्पादन और सामग्री लागत में काफी कमी आ सकती है। नीचे दी गई तस्वीर में FOWLP और FOPLP की तुलना दर्शाई गई है।

FOPLP, RDL उत्पादन के लिए PCB उत्पादन तकनीक का उपयोग करता है। इसकी लाइन की चौड़ाई और लाइन स्पेसिंग वर्तमान में 10um से अधिक है। यह चिप्स और पैसिव कंपोनेंट्स को माउंट करने के लिए SMT उपकरण का उपयोग करता है। पैनल का क्षेत्रफल वेफर के क्षेत्रफल से काफी बड़ा होने के कारण, एक बार में अधिक उत्पादों की पैकेजिंग की जा सकती है। FOWLP की तुलना में, FOPLP लागत के मामले में अधिक किफायती है। वर्तमान में, सैमसंग इलेक्ट्रॉनिक्स और ASE सहित दुनिया भर की प्रमुख पैकेजिंग कंपनियां FOPLP प्रक्रिया तकनीक में सक्रिय रूप से निवेश कर रही हैं।  4．EMIBEMIB (एम्बेडेड मल्टी-डाई इंटरकनेक्ट ब्रिज) एक उन्नत पैकेजिंग तकनीक है जिसे इंटेल द्वारा प्रस्तावित और सक्रिय रूप से लागू किया जा रहा है। पहले वर्णित तीन उन्नत पैकेजों से भिन्न, EMIB एक सबस्ट्रेट-आधारित पैकेज है। चूंकि EMIB में TSV नहीं होता है, इसलिए इसे XY प्लेन एक्सटेंशन पर आधारित उन्नत पैकेजिंग तकनीक के रूप में भी वर्गीकृत किया गया है। EMIB की अवधारणा सिलिकॉन इंटरपोज़र पर आधारित 2.5D पैकेजिंग के समान है, जो सिलिकॉन वेफर्स के माध्यम से स्थानीय उच्च-घनत्व इंटरकनेक्शन है। पारंपरिक 2.5-इंच पैकेजिंग की तुलना में, EMIB तकनीक में सामान्य पैकेजिंग यील्ड, अतिरिक्त प्रक्रियाओं की आवश्यकता न होना और TSV न होने के कारण सरल डिज़ाइन जैसे लाभ हैं। पारंपरिक SoC चिप्स, CPU, GPU, मेमोरी कंट्रोलर और IO कंट्रोलर को केवल एक ही प्रक्रिया का उपयोग करके निर्मित किया जा सकता है। EMIB तकनीक का उपयोग करके, CPU और GPU की प्रक्रिया आवश्यकताएं उच्च होती हैं और इन्हें 10nm प्रक्रिया का उपयोग करके बनाया जा सकता है। IO यूनिट और कम्युनिकेशन यूनिट को 14nm प्रक्रिया का उपयोग करके बनाया जा सकता है, और मेमोरी भाग को 22nm प्रक्रिया का उपयोग करके बनाया जा सकता है। EMIB उन्नत पैकेजिंग तकनीक का उपयोग करके, तीन अलग-अलग प्रक्रियाओं को एक प्रोसेसर में एकीकृत किया जा सकता है। नीचे दी गई तस्वीर EMIB का योजनाबद्ध आरेख है।    

सिलिकॉन इंटरपोज़र की तुलना में, EMIB सिलिकॉन वेफर्स छोटे, अधिक लचीले और अधिक किफायती होते हैं। EMIB पैकेजिंग तकनीक आवश्यकतानुसार CPU, IO, GPU और यहां तक ​​कि FPGA, AI और अन्य चिप्स को एक साथ पैक कर सकती है। यह 10nm, 14nm, 22nm और अन्य विभिन्न प्रक्रियाओं के चिप्स को एक ही चिप में पैक करके लचीले व्यवसाय की आवश्यकताओं को पूरा कर सकती है।

EMIB तकनीक के ज़रिए, KBL-G प्लेटफॉर्म में इंटेल कोर प्रोसेसर और AMD रेडियन RX वेगा M GPU को एकीकृत किया गया है। यह इंटेल प्रोसेसर की शक्तिशाली कंप्यूटिंग क्षमताओं को AMD GPU की उत्कृष्ट ग्राफिक्स क्षमताओं के साथ जोड़ता है और बेहतरीन कूलिंग प्रदान करता है। इस चिप ने इतिहास रच दिया और उत्पाद अनुभव को एक नए स्तर पर पहुँचा दिया।

   Z-अक्ष विस्तार पर आधारित उन्नत पैकेजिंग तकनीक  

Z-अक्ष विस्तार पर आधारित उन्नत पैकेजिंग तकनीक मुख्य रूप से सिग्नल विस्तार और अंतर्संबंध के लिए TSV का उपयोग करती है। TSV को 2.5D TSV और 3D TSV में विभाजित किया जा सकता है। TSV तकनीक के माध्यम से, कई चिप्स को लंबवत रूप से स्टैक और इंटरकनेक्ट किया जा सकता है।

3D TSV तकनीक में, चिप्स एक-दूसरे के बहुत करीब होते हैं, इसलिए विलंब कम होता है। इसके अलावा, इंटरकनेक्ट की कम लंबाई संबंधित परजीवी प्रभावों को कम कर सकती है, जिससे डिवाइस उच्च आवृत्तियों पर चल सकता है, जिसके परिणामस्वरूप प्रदर्शन में सुधार और लागत में अधिक कमी आती है। TSV तकनीक त्रि-आयामी पैकेजिंग के लिए एक प्रमुख तकनीक है। सेमीकंडक्टर इंटीग्रेटेड निर्माताओं, इंटीग्रेटेड सर्किट निर्माण फाउंड्री, पैकेजिंग फाउंड्री, उभरती प्रौद्योगिकी विकासकर्ताओं, विश्वविद्यालयों और अनुसंधान संस्थानों, और प्रौद्योगिकी गठबंधनों सहित अनुसंधान संस्थानों ने TSV प्रक्रियाओं पर विभिन्न अनुसंधान और विकास कार्य किए हैं। इसके अलावा, पाठकों को यह ध्यान रखना चाहिए कि यद्यपि Z-अक्ष विस्तार पर आधारित उन्नत पैकेजिंग तकनीक मुख्य रूप से TSV के माध्यम से सिग्नल विस्तार और इंटरकनेक्शन करती है, RDL भी अपरिहार्य है। उदाहरण के लिए, यदि ऊपरी और निचली चिप्स के TSV संरेखित नहीं हो सकते हैं, तो RDL के माध्यम से स्थानीय इंटरकनेक्शन आवश्यक है।    5．CoWoS
CoWoS (चिप-ऑन-वेफर-ऑन-सब्सट्रेट) TSMC द्वारा शुरू की गई एक 2.5D पैकेजिंग तकनीक है। CoWoS चिप को सिलिकॉन एडाप्टर बोर्ड (इंटरपोजर) पर पैक करता है, इंटरकनेक्शन के लिए सिलिकॉन एडाप्टर बोर्ड पर उच्च-घनत्व वाले तारों का उपयोग करता है, और फिर इसे पैकेजिंग सब्सट्रेट पर स्थापित करता है, जैसा कि नीचे दिए गए चित्र में दिखाया गया है।

CoWoS और पहले उल्लेखित InFO, दोनों ही TSMC के उत्पाद हैं। CoWoS में सिलिकॉन इंटरपोज़र होता है, जबकि InFO में नहीं। CoWoS उच्च-स्तरीय बाज़ार के लिए बनाया गया है, जिसमें अपेक्षाकृत अधिक संख्या में कनेक्शन और बड़ा पैकेज आकार होता है। वहीं, InFO किफ़ायती बाज़ार के लिए बनाया गया है, जिसमें छोटा पैकेज आकार और कम संख्या में कनेक्शन होते हैं।

टीएसएमसी ने 2012 में कोवोस का बड़े पैमाने पर उत्पादन शुरू किया। इस तकनीक के माध्यम से, कई चिप्स को एक साथ पैक किया जाता है और उच्च घनत्व वाले सिलिकॉन इंटरपोजर के माध्यम से आपस में जोड़ा जाता है, जिससे छोटे पैकेज आकार, उच्च प्रदर्शन, कम बिजली खपत और कम पिन के प्रभाव प्राप्त होते हैं।

CoWoS तकनीक का व्यापक रूप से उपयोग किया जाता है। Nvidia का GP100 और Google का TPU2.0 चिप, जो Ke Jie को हराने वाले AlphaGo के पीछे लगा है, सभी CoWoS तकनीक का उपयोग करते हैं। कृत्रिम बुद्धिमत्ता (AI) में भी CoWoS का योगदान है। वर्तमान में, CoWoS को NVIDIA, AMD, Google, XilinX और Huawei HiSilicon जैसे उच्च-स्तरीय चिप निर्माताओं का समर्थन प्राप्त है।

6．एचबीएमएचबीएम (हाई-बैंडविड्थ मेमोरी) उच्च-बैंडविड्थ मेमोरी है, जो मुख्य रूप से उच्च-स्तरीय ग्राफिक्स कार्ड बाजार को लक्षित करती है। एचबीएम 3डी टीएसवी और 2.5डी टीएसवी तकनीक का उपयोग करके कई मेमोरी चिप्स को एक साथ स्टैक करती है, और कैरियर बोर्ड पर स्टैक्ड मेमोरी चिप्स और जीपीयू को आपस में जोड़ने के लिए 2.5डी टीएसवी तकनीक का उपयोग करती है। नीचे दिए गए चित्र में एचबीएम तकनीक का योजनाबद्ध आरेख दिखाया गया है।

HBM के वर्तमान में तीन संस्करण हैं, HBM, HBM2 और HBM2E, जिनकी बैंडविड्थ क्रमशः 128 GBps/स्टैक, 256 GBps/स्टैक और 307 GBps/स्टैक है। नवीनतम HBM3 अभी भी विकास के अधीन है। HBM मानक को AMD, NVIDIA और Hynix द्वारा बढ़ावा दिया जाता है। AMD ने अपने प्रमुख ग्राफिक्स कार्ड में HBM मानक का उपयोग करने वाला पहला ब्रांड था, जिसकी मेमोरी बैंडविड्थ 512 GBps तक थी। NVIDIA ने भी इसका अनुसरण किया और HBM मानक का उपयोग करके 1TBps की मेमोरी बैंडविड्थ प्राप्त की। DDR5 की तुलना में, HBM का प्रदर्शन 3 गुना से अधिक बेहतर है, जबकि बिजली की खपत 50% तक कम हो जाती है।  7．एचएमसीHMC (हाइब्रिड मेमोरी क्यूब) एक हाइब्रिड स्टोरेज क्यूब है, जिसका मानक मुख्य रूप से माइक्रोन द्वारा प्रचारित किया जाता है, और इसका लक्षित बाजार उच्च-स्तरीय सर्वर बाजार है, विशेष रूप से मल्टी-प्रोसेसर आर्किटेक्चर के लिए। HMC अधिक मेमोरी बैंडविड्थ प्राप्त करने के लिए स्टैक्ड DRAM चिप्स का उपयोग करता है। इसके अलावा, HMC 3D TSV एकीकरण तकनीक के माध्यम से मेमोरी कंट्रोलर को DRAM स्टैक पैकेज में एकीकृत करता है। नीचे दिए गए चित्र में HMC तकनीक का योजनाबद्ध आरेख दिखाया गया है।

HBM और HMC की तुलना करने पर हम देख सकते हैं कि वे काफी हद तक समान हैं। दोनों DRAM चिप्स को एक के ऊपर एक रखा जाता है और 3D TSV के माध्यम से आपस में जोड़ा जाता है, और इनके नीचे लॉजिक कंट्रोल चिप्स होते हैं। दोनों में अंतर यह है कि HBM इंटरपोज़र और GPU के माध्यम से आपस में जुड़ा होता है, जबकि HMC सीधे सबस्ट्रेट पर स्थापित होता है, जिसमें इंटरपोज़र और बीच में 2.5D TSV नहीं होते हैं। HMC स्टैक में, 3D TSV का व्यास लगभग 5~6um होता है, और इनकी संख्या 2000 से अधिक होती है। DRAM चिप्स को आमतौर पर 50um तक पतला किया जाता है, और चिप्स 20um माइक्रोबम्प के माध्यम से जुड़े होते हैं। पहले, मेमोरी कंट्रोलर प्रोसेसर में ही निर्मित होते थे, इसलिए उच्च-स्तरीय सर्वरों में, जब बड़ी संख्या में मेमोरी मॉड्यूल का उपयोग करना होता था, तो मेमोरी कंट्रोलर का डिज़ाइन बहुत जटिल होता था। अब मेमोरी कंट्रोलर को मेमोरी मॉड्यूल में एकीकृत कर दिया गया है, जिससे मेमोरी कंट्रोलर का डिज़ाइन काफी सरल हो गया है। इसके अलावा, एचएमसी एक हाई-स्पीड सीरियल इंटरफेस (SerDes) का उपयोग करके एक हाई-स्पीड इंटरफेस को लागू करता है, जो उन स्थितियों के लिए उपयुक्त है जहां प्रोसेसर और मेमोरी एक दूसरे से काफी दूर हैं।  8．वाइड-आईओवाइड-आईओ (वाइड इनपुट आउटपुट) ब्रॉडबैंड इनपुट और आउटपुट तकनीक को मुख्य रूप से सैमसंग द्वारा बढ़ावा दिया जाता है। यह अब दूसरी पीढ़ी में पहुंच चुकी है। यह 512 बिट तक की मेमोरी इंटरफेस चौड़ाई प्राप्त कर सकती है। मेमोरी इंटरफेस की ऑपरेटिंग आवृत्ति 1GHz तक पहुंच सकती है। कुल मेमोरी बैंडविड्थ 68GBps तक पहुंच सकती है, जो DDR4 इंटरफेस (34GBps) की बैंडविड्थ से दोगुनी है। वाइड-आईओ को लॉजिक चिप पर मेमोरी चिप को स्टैक करके कार्यान्वित किया जाता है। मेमोरी चिप, लॉजिक चिप और सबस्ट्रेट से 3D TSV के माध्यम से जुड़ी होती है, जैसा कि नीचे दिए गए चित्र में दिखाया गया है।

वाइड-आईओ में टीएसवी आर्किटेक्चर के वर्टिकल स्टैकिंग पैकेजिंग के फायदे हैं, जो स्मार्टफोन, टैबलेट और हैंडहेल्ड गेम कंसोल जैसे मोबाइल उपकरणों की जरूरतों को पूरा करने के लिए गति, क्षमता और बिजली की खपत के मामले में बेहतरीन मोबाइल मेमोरी बनाने में मदद करते हैं। इसका मुख्य लक्ष्य कम बिजली खपत वाले मोबाइल उपकरण हैं।  9．Foverosपहले पेश की गई EMIB एडवांस्ड पैकेजिंग के अलावा, इंटेल ने Foveros एक्टिव ऑनबोर्ड टेक्नोलॉजी भी लॉन्च की है। इंटेल की इस टेक्नोलॉजी में, Foveros को हेटरोजेनियस इंटीग्रेशन के लिए 3D फेस-टू-फेस चिप स्टैक कहा गया है, जो एक त्रि-आयामी फेस-टू-फेस हेटरोजेनियस इंटीग्रेटेड चिप स्टैक है। EMIB और Foveros में अंतर यह है कि EMIB एक 2D पैकेजिंग टेक्नोलॉजी है, जबकि Foveros एक 3D स्टैकिंग पैकेजिंग टेक्नोलॉजी है। 2D EMIB पैकेजिंग विधि की तुलना में, Foveros छोटे आकार के उत्पादों या उच्च मेमोरी बैंडविड्थ आवश्यकताओं वाले उत्पादों के लिए अधिक उपयुक्त है। वास्तव में, चिप के प्रदर्शन और कार्यों के मामले में EMIB और Foveros में बहुत अधिक अंतर नहीं है। ये दोनों अलग-अलग विशिष्टताओं और कार्यों वाली चिप्स को एकीकृत करके अलग-अलग भूमिकाएँ निभाते हैं। हालांकि, आकार और बिजली की खपत के मामले में, Foveros 3D स्टैकिंग के फायदे स्पष्ट होते हैं। Foveros द्वारा प्रेषित डेटा के प्रत्येक बिट की बिजली खपत बहुत कम होती है। Foveros टेक्नोलॉजी में बम्प स्पेसिंग को कम करना, घनत्व बढ़ाना और चिप स्टैकिंग टेक्नोलॉजी जैसी चुनौतियों का सामना करना पड़ता है। नीचे दी गई आकृति फोवेरोस 3डी पैकेजिंग तकनीक का योजनाबद्ध आरेख दर्शाती है।

लेकफील्ड, पहला फोवेरोस 3डी स्टैक्ड मदरबोर्ड चिप है, जिसमें 10nm आइस लेक प्रोसेसर और 22nm कोर एकीकृत हैं। इसमें पीसी के सभी कार्य मौजूद हैं, लेकिन इसका आकार कुछ सेंट जितना ही है। हालांकि फोवेरोस एक उन्नत 3डी पैकेजिंग तकनीक है, लेकिन यह EMIB का विकल्प नहीं है। इंटेल भविष्य के निर्माण में इन दोनों तकनीकों को मिलाकर उपयोग करेगा।  10．Co-EMIB（Foveros + EMIB）को-ईएमआईबी, ईएमआईबी और फोवेरोस का संयोजन है। ईएमआईबी मुख्य रूप से क्षैतिज कनेक्शन के लिए जिम्मेदार है, जिससे अलग-अलग कोर वाले चिप्स को पहेली की तरह एक साथ जोड़ा जा सकता है। फोवेरोस को ऊर्ध्वाधर रूप से स्टैक किया जाता है, जैसे किसी ऊंची इमारत का निर्माण किया जाता है। प्रत्येक मंजिल का डिज़ाइन पूरी तरह से अलग हो सकता है। उदाहरण के लिए, पहली मंजिल जिम है, दूसरी मंजिल एक कार्यालय भवन है और तीसरी मंजिल एक अपार्टमेंट है। ईएमआईबी और फोवेरोस को संयोजित करने वाली पैकेजिंग तकनीक को को-ईएमआईबी कहा जाता है, जो चिप निर्माण की एक अधिक लचीली विधि है जो चिप्स को स्टैक करते समय क्षैतिज रूप से जोड़ने की अनुमति देती है। इसलिए, यह तकनीक कई 3डी फोवेरोस चिप्स को ईएमआईबी के माध्यम से एक साथ जोड़कर एक बड़ा चिप सिस्टम बना सकती है। नीचे दिया गया चित्र को-ईएमआईबी तकनीक का योजनाबद्ध आरेख है।

को-ईएमआईबी पैकेजिंग तकनीक एकल चिप के समान प्रदर्शन प्रदान कर सकती है। इस तकनीक को हासिल करने की कुंजी ओडीआई (ओम्नी-डायरेक्शनल इंटरकनेक्ट) है। ओडीआई दो प्रकार की होती है। विभिन्न परतों को जोड़ने वाले एलिवेटर-प्रकार के कनेक्शनों के अलावा, विभिन्न त्रि-आयामी संरचनाओं को जोड़ने वाले ओवरपास और परतों के बीच मेज़ानाइन भी होते हैं, जिससे विभिन्न चिप संयोजनों में अत्यधिक लचीलापन आता है। ओडीआई पैकेजिंग तकनीक चिप्स को क्षैतिज और ऊर्ध्वाधर दोनों प्रकार के इंटरकनेक्शन प्राप्त करने में सक्षम बनाती है।

को-ईएमआईबी चिप डिजाइन की पुरानी सपाट पहेली जैसी संरचना से हटकर ब्लॉक को एक के ऊपर एक रखने की नई 3डी + 2डी पैकेजिंग विधि का उपयोग करता है। इसलिए, क्वांटम कंप्यूटिंग जैसी क्रांतिकारी नई कंप्यूटिंग संरचनाओं के अलावा, को-ईएमआईबी को मौजूदा कंप्यूटिंग संरचना और पारिस्थितिकी तंत्र को बनाए रखने और आगे बढ़ाने का सर्वोत्तम उदाहरण कहा जा सकता है।

11．SoIC

SoIC, जिसे TSMC-SoIC के नाम से भी जाना जाता है, TSMC द्वारा प्रस्तावित एक नई तकनीक है - सिस्टम-ऑन-इंटीग्रेटेड-चिप्स। उम्मीद है कि TSMC की SoIC तकनीक का बड़े पैमाने पर उत्पादन 2021 में शुरू हो जाएगा। SoIC आखिर है क्या? SoIC एक अभिनव मल्टी-चिप स्टैक तकनीक है जो 10 नैनोमीटर से कम मोटाई वाले वेफर स्तर पर प्रक्रियाओं को एकीकृत कर सकती है। इस तकनीक की सबसे खास विशेषता इसकी बिना उभार वाली बॉन्डिंग संरचना है, जिसके परिणामस्वरूप उच्च एकीकरण घनत्व और बेहतर परिचालन प्रदर्शन प्राप्त होता है। SoIC के दो तकनीकी रूप हैं: CoW (चिप-ऑन-वेफर) और WoW (वेफर-ऑन-वेफर)। TSMC के विवरण के अनुसार, SoIC, WoW वेफर-टू-वेफर या CoW चिप-टू-वेफर की एक प्रत्यक्ष बॉन्डिंग तकनीक है, जो फ्रंट-एंड 3D तकनीक (FE 3D) के अंतर्गत आती है, जबकि उपर्युक्त InFO और CoWoS बैक-एंड 3D तकनीक (BE 3D) के अंतर्गत आते हैं। टीएसएमसी और सीमेंस ईडीए (मेंटर) ने एसओआईसी तकनीक पर सहयोग किया और इससे संबंधित डिजाइन और सत्यापन उपकरण लॉन्च किए। नीचे दिया गया चित्र 3डी आईसी और एसओआईसी एकीकरण की तुलना दर्शाता है।

विशेष रूप से, SoIC और 3D IC की निर्माण प्रक्रियाएँ कुछ हद तक समान हैं। SoIC की मुख्य विशेषता बिना उभार वाली संयुक्त संरचना प्राप्त करना है, और इसकी TSV घनत्व भी पारंपरिक 3D IC की तुलना में अधिक होती है। बहु-परत चिप्स के बीच अंतर्संबंध अत्यंत छोटे TSV के माध्यम से सीधे तौर पर स्थापित किया जाता है। ऊपर दिए गए चित्र में, 3D IC और SoIC में TSV घनत्व और उभार के आकार की तुलना दर्शाई गई है। यह देखा जा सकता है कि SoIC का TSV घनत्व 3D IC की तुलना में काफी अधिक है। साथ ही, इसकी चिप्स के अंतर्संबंध में भी बिना उभार वाली प्रत्यक्ष बॉन्डिंग तकनीक का उपयोग किया जाता है। चिप्स के बीच की दूरी कम होती है और एकीकरण घनत्व अधिक होता है। इसलिए, इसके उत्पादों की कार्यात्मक घनत्व भी पारंपरिक 3D IC की तुलना में अधिक होती है।  12．X-घनX-Cube (एक्सटेंडेड-क्यूब) सैमसंग द्वारा घोषित एक 3D एकीकरण तकनीक है जो कम जगह में अधिक मेमोरी को समायोजित कर सकती है और इकाइयों के बीच सिग्नल की दूरी को कम कर सकती है। X-Cube का उपयोग उन प्रक्रियाओं में किया जाता है जिनमें उच्च प्रदर्शन और बैंडविड्थ की आवश्यकता होती है, जैसे कि 5G, कृत्रिम बुद्धिमत्ता, और पहनने योग्य या मोबाइल उपकरण और उच्च कंप्यूटिंग शक्ति की आवश्यकता वाले अनुप्रयोग। X-Cube, लॉजिक सेल्स के ऊपर SRAM को स्टैक करने के लिए TSV तकनीक का उपयोग करता है, जिससे कम जगह में अधिक मेमोरी को समायोजित किया जा सकता है। X-Cube तकनीक के प्रदर्शन से देखा जा सकता है कि कई चिप्स की पिछली 2D समानांतर पैकेजिंग के विपरीत, X-Cube की 3D पैकेजिंग कई चिप्स को स्टैक और पैक करने की अनुमति देती है, जिससे तैयार चिप संरचना अधिक कॉम्पैक्ट हो जाती है। चिप्स को जोड़ने के लिए TSV तकनीक का उपयोग किया जाता है, जो बिजली की खपत को कम करते हुए ट्रांसमिशन दर को बढ़ाती है। इस तकनीक का उपयोग 5G, AI, AR, HPC, मोबाइल चिप्स और VR जैसे अत्याधुनिक क्षेत्रों में किया जाएगा।

एक्स-क्यूब तकनीक चिप्स के बीच सिग्नल संचरण दूरी को काफी कम कर देती है, डेटा संचरण गति बढ़ाती है, बिजली की खपत कम करती है, और ग्राहकों की आवश्यकताओं के अनुसार मेमोरी बैंडविड्थ और घनत्व को भी अनुकूलित कर सकती है। वर्तमान में, एक्स-क्यूब तकनीक 7nm और 5nm प्रक्रियाओं को सपोर्ट करती है। सैमसंग इस तकनीक को उच्च-प्रदर्शन चिप्स की नई पीढ़ी में लागू करने के लिए वैश्विक सेमीकंडक्टर कंपनियों के साथ सहयोग जारी रखेगी।  
    संक्षेप में प्रस्तुत करना  उन्नत पैकेजिंग तकनीकइस लेख में, हम आज की 12 सबसे प्रमुख उन्नत पैकेजिंग प्रौद्योगिकियों का वर्णन करते हैं। नीचे दी गई तालिका इन प्रमुख उन्नत पैकेजिंग प्रौद्योगिकियों की तुलनात्मक प्रस्तुति है।

तुलना से पता चलता है कि उन्नत पैकेजिंग का उदय और तीव्र विकास मुख्य रूप से पिछले 10 वर्षों में हुआ है। इसकी एकीकृत तकनीक में मुख्य रूप से 2D, 2.5D, 3D, 3D+2D और 3D+2.5D शामिल हैं। कार्यात्मक घनत्व में निम्न, मध्यम, उच्च और अत्यंत उच्च स्तर शामिल हैं। इसके अनुप्रयोग क्षेत्र 5G, AI, पहनने योग्य उपकरण, मोबाइल उपकरण, उच्च-प्रदर्शन सर्वर, उच्च-प्रदर्शन कंप्यूटिंग, उच्च-प्रदर्शन ग्राफिक्स कार्ड और अन्य क्षेत्र हैं। प्रमुख अनुप्रयोग निर्माताओं में TSMC, Intel और SAMSUNG जैसे प्रसिद्ध चिप निर्माता शामिल हैं, जो उन्नत पैकेजिंग और चिप निर्माण के एकीकरण की प्रवृत्ति को भी दर्शाता है।

अंत में, आइए संक्षेप में कहें: उन्नत पैकेजिंग का उद्देश्य यह है:

कार्यात्मक घनत्व में सुधार करें, अंतर्संबंध की लंबाई कम करें, सिस्टम के प्रदर्शन में सुधार करें और समग्र बिजली की खपत को कम करें।

एडवांस्ड पैकेजिंग के लिए EDA टूल्स की भी नई आवश्यकताएँ हैं। EDA टूल्स को FIWLP, FOWLP, 2.5DTSV और 3D TSV डिज़ाइन के साथ-साथ मल्टी-सब्सट्रेट डिज़ाइन को भी सपोर्ट करना होगा। चूंकि सिलिकॉन इंटरपोज़र और पैकेजिंग सबस्ट्रेट (सब्सट्रेट) अक्सर किसी उत्पाद में एक साथ एकीकृत होते हैं, इसलिए प्रमुख EDA कंपनियों ने एडवांस्ड पैकेजिंग के डिज़ाइन और सत्यापन में सहायता के लिए नए टूल्स लॉन्च किए हैं, जिनमें Synopsys, Cadence और Siemens EDA (Mentor) सक्रिय रूप से शामिल हैं।

नीचे दिए गए चित्र में सीमेंस EDA XPD टूल के उन्नत पैकेजिंग डिज़ाइन का स्क्रीनशॉट दिखाया गया है। इस डिज़ाइन में 3D TSV और 2.5D TSV डिज़ाइन, इंटरपोज़र, सबस्ट्रेट, फ्लिपचिप, माइक्रोबम्प, BGA और अन्य तत्व शामिल हैं, जो EDA टूल में विस्तारपूर्वक और सटीक रूप से प्रदर्शित होते हैं। उन्नत पैकेजिंग की विस्तृत डिज़ाइन विधियों के लिए, कृपया जल्द ही प्रकाशित होने वाली नई पुस्तक "SiP प्रौद्योगिकी पर आधारित माइक्रोसिस्टम्स" देखें।

उन्नत पैकेजिंग डिजाइन का विशिष्ट उदाहरण (सीमेंस EDA XPD डिजाइन का स्क्रीनशॉट)

अस्वीकरण: यह लेख "SiP और उन्नत पैकेजिंग प्रौद्योगिकी" से लिया गया है, जो बौद्धिक संपदा अधिकारों के संरक्षण का समर्थन करता है। कृपया पुनर्मुद्रण में मूल स्रोत और लेखक का उल्लेख करें। यदि कोई उल्लंघन होता है, तो कृपया इसे हटाने के लिए हमसे संपर्क करें।

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